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[VHDL编程3

说明:基于FPGA的高速高阶FIR滤波器设计 基于FPGA的高速高阶FIR滤波器设计-High-speed FPGA-based FIR filter design for high-end high-end high-speed FPGA-based FIR filter design
<南才北往> 在 2024-11-13 上传 | 大小:5.63mb | 下载:0

[VHDL编程Xilinx_FPGA_tutorial

说明:Xilinx ISE软件使用实例 Foundation入门 参数编辑 设计管理器/设计流程向导 FPGA editor 底层编辑器(floorplanner) 硬件调试器(hardware debuger) JTAG编程(JTAG Programmer) LogiBLOX     Xilinx FPGA设计进阶 FPGAexpress的使用 Vertex器件结构 层次设
<lurker> 在 2024-11-13 上传 | 大小:5.63mb | 下载:0

[VHDL编程EP2C8Q208C8N_Verilog

说明:EP2C8的一些基本程序 包括 键盘 LED LCD 蜂鸣器 -EP2C8 some basic procedures, including the keyboard LED LCD buzzer, etc.
<lixiang> 在 2024-11-13 上传 | 大小:5.63mb | 下载:0

[VHDL编程nois

说明:nios好的初学者好的资料手把手教你每个好的nios实例-Nios good beginner good material taught you how nios every good examples
<文凭> 在 2024-11-13 上传 | 大小:5.63mb | 下载:0

[VHDL编程ex15_logic_analysis

说明:逻辑分析仪用FPGA实现,基于Verilog HDL的程序实现-Logic analyzer using FPGA, Verilog HDL-based programs to achieve
<樊依林> 在 2024-11-13 上传 | 大小:5.63mb | 下载:0

[VHDL编程dsptest

说明:基于dsp和matlab的一个简单电路仿真-A simple circuit dsp and matlab based simulation
<晨暹> 在 2024-11-13 上传 | 大小:5.63mb | 下载:0

[VHDL编程number_mod

说明:以verilog设计最大为99数字在2个数码管资源上的显示,采取的方法是同步动态扫描。-Verilog design to a maximum of 99 digits displayed on two digital resources, the approach is synchronous dynamic scanning.
<xutao> 在 2024-11-13 上传 | 大小:5.63mb | 下载:0

[VHDL编程sp605_BRD_rdf0033_13.3_c

说明:SP605调试SFP代码 605的板卡上的芯片是否有ES的尾缀,如果有,请使用CES的。- SP605 SFP test code
<genghelong> 在 2024-11-13 上传 | 大小:5.62mb | 下载:0

[VHDL编程SignaltapII_use

说明:简单的使用QuartusII软件中的逻辑分析仪,特别适合初学者学习-Simple to use QuartusII software logic analyzer, especially for beginners to learn
<npudn99> 在 2024-11-13 上传 | 大小:5.63mb | 下载:0

[VHDL编程nrf

说明:基于fpga的无线传输nrfl24l01代码,这是发送和接收的代码,注意改下芯片的型号和引脚-nrf24l01 and fpga
<王崎> 在 2024-11-13 上传 | 大小:5.62mb | 下载:0

[VHDL编程07_number_mod

说明:verilog语言设计的2位数码管驱动。在Quarus11.0下编译成功,并在黑金开发板上测试OK-2 digital verilog language design tube drive. In Quarus11.0 compiler success, and OK in the test development board black gold
<hmyang2006> 在 2024-11-13 上传 | 大小:5.62mb | 下载:0

[VHDL编程rs232_auto

说明:verilog实现通过RS232自发自收,波特率为115200,传输格式为1位起始位,8位数据位,1位停止位,无校验位-verilog through RS232 spontaneous self-closing, 115200 baud rate, transmission format is one start bit, 8 data bits, 1 stop bit, no parity bit。
<陈勇> 在 2024-11-13 上传 | 大小:5.63mb | 下载:0
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