[VHDL编程] ram4bit

说明：ram 4 bit with cpld, xinix & language is vhdl.
<ali> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] int_div

说明：这是流水灯的分频程序，可能不是很完善，欢迎大家下载。-This is the light frequency water program, may not be perfect, welcome to download.
<dys> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog

说明：這是一個除法器演算法，是利用移位的方式進行除法運算-This is a divider algorithm is the use of division shift the way
<李家緯> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl2

说明：VHDL语言程序 用于偶数分频器 偶数值可修改-VHDL language program for the even-divider values ​ ​ can be modified even
<jiajiale> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] asy_fifo

说明：用verilog实现异步fifo，通过仿真-Asynchronous with verilog fifo, the simulation
<lily> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] clkgen

说明：移位寄存器实现分频，避免大量使用分频代码-Frequency shift registers
<dong_tsinghua> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] triangle

说明：To generate triangle waveform
<T. H. Sutikno> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] Vhdl1

说明：calculating of iD & iQ, with ia & ib in 2 s complement
<T. H. Sutikno> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] rcv

说明：rs232 接受模块 处理 窜信号 分并信号-rs232 verliog receive module
<jay> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] txm

说明：txm 传输模块，处理并信号转成窜行信号 -txm transmission module, process, and channeling the line signal into a signal
<jay> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] rs232top

说明： 链接 rcv 和txm的测试模块 验证 接受 和 传输模块功能-Links rcv and txm test module validation capabilities to receive and transmit modules
<jay> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] E1-Program_With_Functions

说明：exercise lab for students
<Anestis Groutsis> 在 2024-11-13 上传 | 大小：1kb | 下载：0