[VHDL编程] VGA

说明：通过vga接口在VGA设备上显示汉字，颜色是16位输出-a vga display code which can display hanzi,it has 16bit red green blue output.it can work on fpga card.
<lee> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] DE2_Basic_Computer

说明：DE2 altera board vhdl design
<hadjer.az> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] vhdl416yima.doc

说明：四十六译码器 是用if语句描述的-library IEEE use IEEE.std_logic_1164.all entity encoder4_16 is port ( d: in STD_LOGIC_VECTOR (3downto0) q: out STD_LOGIC_VECTOR (15downto0)) end encoder4_16 architecture encoder_if of en
<小明> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] cnt2

说明：16位二进制计数器及设计代码其测试代码（vhdl）-16-bit binary counter and design codes and test code (vhdl)
<cassy> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] key

说明：用硬件描述语言VerilogHDL完成Basys2键盘扫描设计模块。-Using hardware descr iption language Basys2 to complete the VerilogHDL keyboard scan design module.
<eaou> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] tanchishe

说明：用硬件描述语言VerilogHDL完成基于FPGA、VGA的简易贪吃蛇设计。-Using hardware descr iption language VerilogHDL to complete the simple Snake design based on FPGA and VGA.
<eaou> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] sd_crc7_c16

说明：sd crc7 crc16 校验 verilog实现-sd crc7 crc16 verilog
<李红敏> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] homeworkreal

说明：自己做的一个简单地verilog 程序，仿真了计数器-This is a simple program in verilog.It compelte functions including counter.
<zhang> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] LED_bak

说明：LED流水灯，已经在xilinx开发板试验可行。-LED light water, has been in xilinx development board test is feasible.
<郝锐敏> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] PWM_Gen_150kHz

说明：150KHz PWM Generator with single pulse generation which can be enabled or disabled. Can be used for debug purposes where the required number of PWM pulses can be generated
<Alex> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] fft

说明：快速傅里叶变换用verilog语言写的模块，，可以从中可以得到点思路-Fast Fourier transform verilog module, the experiment is available, you can get some ideas
<徐林> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] iprecieve

说明：udp协议的ipreceive模块，用verilog写的，思路很明确-Udp agreement ipreceive module, written with verilog, the idea is clear
<徐林> 在 2024-11-19 上传 | 大小：2kb | 下载：0