[VHDL编程] 15_pwm

说明：pwm 运行与 altera sopc
<rkl110> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] and_gate

说明：verilog code for and gate
<Nilendu Ghosal> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] dec

说明：verilog code for decoder
<Nilendu Ghosal> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] full_add

说明：full adder in verilog
<Nilendu Ghosal> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] half_add

说明：half adder in verilog
<Nilendu Ghosal> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] tp

说明：It is a Verilog code for Morse code decoder.
<eren> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] LcdCtrl

说明：FPGA控制12864液晶屏，16位总线实现数据及指令发送，配合SPI模块可控制SPI型液晶屏，程序中包含液晶的初始化指令，实际使用过-FPGA control 12864 LCD screen, 16-bit bus for transmitting data and instructions, with the SPI module can control SPI LCD screen, LCD initialization ins
<wanglei> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] FLOAT

说明：Floating point vhdl coding
<farnaz> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] rs422_r

说明：此功能模块实现了422标准协议的单字节接收功能，采用了起始位＋8位数据位+奇校验+1停止位的方式，实现了串行输入并行输出的功能。-This function module implements the standard protocols 422 single-byte receive function, using the start bit+ 8 data bits odd parity+1+ stop bits, enabling
<小白> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] rs422_t

说明：此功能模块实现了422标准协议的单字节发送功能，采用了起始位＋8位数据位+奇校验+1停止位的方式，实现了并行输入串行输出的功能。-This function module implements the standard protocols 422 single-byte transmit function, the start bit+ 8 data bits odd parity+1+ stop bits, enabling a pa
<小白> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] rx_decode

说明：对串行接收数据进行解码的功能，通过状态机实现，属于链路层协议的实现。-Serial reception data decoding function, by state machine, belonging to implement link layer protocol.
<小白> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] uart_fifo

说明：一份带有FIFO缓存的UART源码，采用verilog编写，实现批量数据的传输，数据缓存量可以通过修改源码中的FIFO的深度来改变。-This is a UART with FIFO. The UART is programmed using verilog, it can transmit or receive batch data. The amount of data buffered can be changed by chan
<耿瑞> 在 2024-11-20 上传 | 大小：2kb | 下载：0