[VHDL编程] user_encoded_machine_v

说明：The Verilog HDL Templates for State Machines that included in the Design Example web page are: o 4-State Mealy State Machine o 4-State Moore State Machine o Safe State Machine o User-Encoded State Machine-T
<tiangang> 在 2025-01-15 上传 | 大小：2kb | 下载：0

[VHDL编程] safe_state_machine_v

说明：The Verilog HDL Templates for State Machines that included in the Design Example web page are: o 4-State Mealy State Machine o 4-State Moore State Machine o Safe State Machine o User-Encoded State Machine-T
<tiangang> 在 2025-01-15 上传 | 大小：2kb | 下载：0

[VHDL编程] design

说明：浮点数是属于有理数中某特定子集的数的数字表示，在计算机中用以近似表示任意某个实数。-Floating point numbers are rational numbers belonging to a particular subset of the digital representation for an approximate representation of any real number in the computer.
<李长兴> 在 2025-01-15 上传 | 大小：2kb | 下载：0

[VHDL编程] lcd16x2_ctrl

说明：lcd16*2初始化源码，verilog 可直接引用-lcd16*2 initialization
<钟颖> 在 2025-01-15 上传 | 大小：2kb | 下载：0

[VHDL编程] uart

说明：VHDL语言模拟异步串口程序，实测可用，欢迎下载-uart source design by FPGA
<yantl> 在 2025-01-15 上传 | 大小：2kb | 下载：0

[VHDL编程] rs232

说明：verily 串口rs232代码，可参数化波特率-uart code in verilog
<wushaowei> 在 2025-01-15 上传 | 大小：2kb | 下载：0

[VHDL编程] UART

说明：UART (serial) protocol in VHDL with receive & send
<Roohi> 在 2025-01-15 上传 | 大小：2kb | 下载：0

[VHDL编程] lms_ad_filt123

说明： LMS Adaptive Filter-LMS Adaptive Filter
<刘亮亮> 在 2025-01-15 上传 | 大小：2kb | 下载：0

[VHDL编程] RT-ADDRESS

说明：芯片驱动控制程序 61580 1553b rt-61580 1553b rt
<ye> 在 2025-01-15 上传 | 大小：2kb | 下载：0

[VHDL编程] FSM

说明：这是一个有限状态机的设计，并且用来测试一个学列，七段数码管输出检测序列的值，有限状态机用三段式编写。- This is a finite state machine design, and used to test a school, seven-segment digital output detection sequence value, the finite state machine with three-stage pre
<east> 在 2025-01-15 上传 | 大小：2kb | 下载：0

[VHDL编程] inter_deleaver

说明：This the code for the interleaver and the deinterleaver in the verilog code.-This is the code for the interleaver and the deinterleaver in the verilog code.
<rion> 在 2025-01-15 上传 | 大小：2kb | 下载：0

[VHDL编程] fifofinal

说明：FIFO verilog学习时的基础编程练习。以8位输入，8位输出为例，输入输出采取不同时钟。 附加testbench。-first in first out
<刘思晗> 在 2025-01-15 上传 | 大小：2kb | 下载：0