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[VHDL编程] EXAMPLES-ON-SYSTEM-VERILOG.tar
说明:THIS FILE CONTAINS AROUND 20 USEFUL EXAMPLES ON SYSTEM VERILOG (MEMORY-ARRAYS,LOGICS,DATATYPES ETC.)-THIS FILE CONTAINS AROUND 20 USEFUL EXAMPLES ON SYSTEM VERILOG (MEMORY-ARRAYS,LOGICS,DATATYPES ETC.)<ladu> 在 2025-04-24 上传 | 大小:3kb | 下载:0
[VHDL编程] vdemo_p107_traligt_2015-07-06
说明:自己写的教科书中的例子,《verilog hdl数字设计与综合(第二版)》107页,交通灯的例子。主干路与乡村路交通灯控制。verilog源码,modelsim仿真通过。--verilog, modelsim, traffic light control<chiahmk> 在 2025-04-24 上传 | 大小:1.04mb | 下载:0
[VHDL编程] FPGA_daohang
说明:一些FPGA代码,里面有很多值得大家参考的代码,本人整理了一周,弄的-Some FPGA code, there are a lot of code is worth your consideration, I am finishing a week, get<杨云飞> 在 2025-04-24 上传 | 大小:1.5mb | 下载:0
[VHDL编程] VHDL-Multi-fuction-Clock
说明:设计一个多功能数字钟,要求显示格式为小时-分钟-秒钟,整点报时,报时时间为10 秒,即从整点前10 秒钟开始进行报时提示,喇叭开始发声,直到过整点时,在整点前5 秒LED 开始闪烁,过整点后,停止闪烁。系统时钟选择时钟模块的10KHz,要得到1Hz 时钟信号,必须对系统时钟进行10,000次分频。调整时间的的按键用按键模块的S1 和S2,S1 调节小时,每按下一次,小时增加一个小时,S2 调整分钟,每按下一次,分钟增加一分钟。另外用S8<冯雨娴> 在 2025-04-24 上传 | 大小:7.3mb | 下载:0