[VHDL编程] m_sequence_mod

说明：伪随机序列，m序列发生器，可灵活配置抽头文件，已经仿真通过-m SEQ MODULE
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[VHDL编程] RFID_VERILOG_1988

说明：RFID Reader using verilog
<Deepak> 在 2024-11-17 上传 | 大小：4kb | 下载：0

[VHDL编程] UART_DPLL

说明：通过串口uart rs232控制的全数字锁相环，dpll， 可锁时钟相位-UART CTORLER DPLL MODULE CLK
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[VHDL编程] code_clk_nco

说明：码时钟发生器，可灵活配置参数，根据比例得到自己所需的码时钟，可用于扩频通信-CODE CLK MODULE CDMA
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[VHDL编程] max485

说明：自己写的RS485的通讯程序，调试通过的，可以作为初学者的入门程序。-Write your own RS485 communication program, through debugging, as a beginner entry procedures.
<林木> 在 2024-11-17 上传 | 大小：5kb | 下载：0

[VHDL编程] Adder4bit

说明：VHDL full adder 4 bit
<prasepvianto> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Adder4bit7Segment

说明：vhdl adder 4 bit to 7segmnet
<prasepvianto> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 7Segment

说明：vhdl seven segment code
<prasepvianto> 在 2024-11-17 上传 | 大小：2kb | 下载：0

[VHDL编程] BCDto7Segment

说明：vhdl bcd to seven segment
<prasepvianto> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 7Segment2bcd

说明：vhdl seven segment to bcd 4 bit
<prasepvianto> 在 2024-11-17 上传 | 大小：2kb | 下载：0

[VHDL编程] 7Segment2bcd8bit

说明：vhdl seve segment to bcd 8 bit
<prasepvianto> 在 2024-11-17 上传 | 大小：2kb | 下载：0

[VHDL编程] freq_meter

说明：FPGA的测频程序，用了D触发器，能测1hz到几百hz-FPGA frequency measurement procedures, using a D flip-flop, can be measured to a few hundred hz 1hz
<周鸣一> 在 2024-11-17 上传 | 大小：3.44mb | 下载：0