[VHDL编程] amerikan

说明：This an hours Verilog-This is an hours Verilog
<fakher> 在 2025-04-30 上传 | 大小：2.46mb | 下载：1

[VHDL编程] pingpangqiu

说明：基于basys2的简单的乒乓球小游戏，通过ise13.4开发，使用语言VHDL，能够通过VGA在显示屏显示，能够实现双人对打，有计分功能。-Simple table tennis game, based on basys2 through ise13.4 development, using VHDL language, can through the VGA display shows, can achieve a double pl
<范子健> 在 2025-04-30 上传 | 大小：557kb | 下载：1

[VHDL编程] dianziqin2--lcd

说明：基于Altera公司的开发板DE2--EP2C35F672C6，制作的电子琴，实现do、re、mi、fa、sol、la、xi、do八个音调，并可选择手动或自动播放，其中手动播放可实现存储与回放。并可实现液晶屏对音符的显示。-Development board based on Altera' s DE2- EP2C35F672C6, making organ, realize do, re, mi, fa, sol, la, xi
<shuaiwa> 在 2025-04-30 上传 | 大小：3mb | 下载：1

[VHDL编程] CoG

说明：Semi-functional FSM and ROM for Xilinx CPLD to drive ST7565R based off Digikey example
<Mac> 在 2025-04-30 上传 | 大小：1.02mb | 下载：1

[VHDL编程] LED

说明：led的verilog试验，在spandIII上的开发试验-led the verilog test on the development and testing spandIII
<gao zongyu> 在 2025-04-30 上传 | 大小：251kb | 下载：1

[VHDL编程] TSE_RGMII_With_SDC

说明：Altera 官方tse三速以太网IP核RGMII使用例程-Official Altera Triple-Speed ​ ​ Ethernet IP Core RGMII using routines
<王焱> 在 2025-04-30 上传 | 大小：46kb | 下载：1

[VHDL编程] Ethernet_Accel_Design

说明：altera官方以太网例程（基于niosII）-Accelerating Nios II Ethernet Applications User Guide
<王焱> 在 2025-04-30 上传 | 大小：2.53mb | 下载：1

[VHDL编程] fenpin

说明：关于FPGA的分频程序，使用VHDL书写，可用于模块化编程-fractional frequency
<洪世林> 在 2025-04-30 上传 | 大小：243kb | 下载：1

[VHDL编程] yuvbt1120

说明：采集不同分辨率视频，输出相同视频，实现bt1120编码，iic与arm通信-Different resolution video capture and output the same video coding to achieve bt1120, iic communicate with arm
<李阳> 在 2025-04-30 上传 | 大小：59kb | 下载：1

[VHDL编程] CAN_VHD.ZIP

说明：CAN VHDL Controller Area Network en languge VHDL CAN VHDL Opencore
<Mengkoung> 在 2025-04-30 上传 | 大小：50kb | 下载：1

[VHDL编程] da_80m_10m

说明：AD9747测试Verilog测试程序,FPGA为xilinx的SP6-the test program of AD9747，FPGA IS SP6
<张海军> 在 2025-04-30 上传 | 大小：12.18mb | 下载：1

[VHDL编程] ADS1252

说明：内容为运用FPGA驱动ADS1252的工程文件，时钟频率为10M,内部使用了锁相环，可以自行调节采样频率。-FPGA-driven content for use ADS1252 project file, the clock frequency is 10M, internal use of the phase-locked loop, you can adjust their own sampling frequency.
<蒋欧> 在 2025-04-30 上传 | 大小：4.52mb | 下载：1