[VHDL编程] DAC1220

说明：高精度直流信号源，DAC1220，20位分辨率，双极性输出-High-precision DC source, DAC1220,20 bit resolution, bipolar output
<慕容麒脩> 在 2024-12-23 上传 | 大小：321kb | 下载：1

[VHDL编程] FPGA

说明：参加竞赛的FPGA双目测距的源码，包含上位机源码-Contest the FPGA binocular ranging source, including PC Source
<sunyongchang> 在 2024-12-23 上传 | 大小：5.77mb | 下载：1

[VHDL编程] bt656_to_yuv422

说明：从bt656数据流中提取出同步信号, 适合于搞fpga/cpld开发调式-bt656 internel sync to extern sync singal， bt656 internel sync to extern sync singal
<zbunix> 在 2024-12-23 上传 | 大小：1kb | 下载：1

[VHDL编程] FPGA-high-precision-frequency-meter

说明：基于FPGA的高精度频率计设计实验 展示数字存储示波器基本工作原理。 展示硬件测频和测周的基本原理。 在现有综合实践平台上开发DSO硬件频率计模块的方案及流程。 结合数据采集、存储和触发模块的FPGA代码。 FPGA代码完善DSO的频率计模块，实现高精度测频和测周功能。-FPGA-based high-precision frequency meter design experiments   &#
<liu> 在 2024-12-23 上传 | 大小：13.87mb | 下载：1

[VHDL编程] Fisheye_Correction_v2

说明：基于DE2-115的鱼眼畸变矫正verilog实现，具有拍照即存储照片功能，通过VGA输出实时的矫正后的图像-Based DE2-115 fisheye image distortion correction verilog realized that store photos with a camera function, real-time via the VGA output after correction
<陈谋奇> 在 2024-12-23 上传 | 大小：4.54mb | 下载：1

[VHDL编程] mvb_altera_may-02

说明：altera mvb fpga sopc 设计参考文档，有一定价值-mvb fpga sopc Design scheme
<Ljm> 在 2024-12-23 上传 | 大小：386kb | 下载：1

[VHDL编程] PIPELINE

说明：（包含详细说明文档和简单汇编转机器码翻译器）五级流水线实现MIPS指令集（30条）含异常处理。结构采用多分支预测结构（基于历史的动态分支预测）-(Contains detailed documentation and compilation turn simple machine code translator) five pipelined MIPS instruction set (30) with exception handli
<yuxueru> 在 2024-12-23 上传 | 大小：1.11mb | 下载：1

[VHDL编程] Svpwmm

说明：Verilog HDL 写的SVPWM 算法的实现，使用的是altera 风暴系列的FPGA，占用资源1w+逻辑宏单元-Verilog HDL ，SVPWM
<neme> 在 2024-12-23 上传 | 大小：20.31mb | 下载：1

[VHDL编程] ADtest

说明：FPGA与ADS822通信，控制ADS822采集波形，并通过DA输出显示-FPGA communicates with ADS822, control ADS822 waveform acquisition and output display by DA
<lixing> 在 2024-12-23 上传 | 大小：1kb | 下载：1

[VHDL编程] ADC_AD7866_poll

说明：Module for AD7866 ADC po-Module for AD7866 ADC poll
<Sergey> 在 2024-12-23 上传 | 大小：2kb | 下载：1

[VHDL编程] spwm3

说明：通过0，1序列来产生所需SPWM信号，带死区时间。可通过该SPWM信号通过H桥式电路控制电流形状。-The time required to generate SPWM signals with dead by 0,1 sequence. By H-bridge circuit to control the current through the SPWM signal shape.
<typ> 在 2024-12-23 上传 | 大小：3.72mb | 下载：1

[VHDL编程] code_lock_vhdl

说明：在ISE环境下用vhdl写的一个密码锁程序。下载到xilinx 公司的 spartan6 的板子上验证过的，也有仿真代码。主要就是几个状态之间的转换，用了一个moore状态机。-In the ISE environment using vhdl to write a lock program. Downloaded to the board spartan6 xilinx' s proven, there are simulati
<高转转> 在 2024-12-23 上传 | 大小：827kb | 下载：1