[VHDL编程] spi_module

说明：使用FPGA编辑Verilog语言来实现控制SPI，完成SPI时序，并在该时序下实现数据的传输和接收。-FPGA and SPI
<gxb> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] DIV

说明：最新修改 veilog 除法器，32位除16位，输出数据锁存-//divider dividend divisor* quotient+ remainder //dividend 32 bit //divisor 16 bit //quotient 32 bit //remainder 32 bit //need 32 clk to finish the calculation //start
<顺星> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] adc_ltc238016

说明：LTC238016fa VHDL execution code
<shyamu> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo_rs232

说明：从FIFO到到RS232的实现，用于接收和缓存数据-TripAdvisor RS232 FIFO implementation for receiving data and cache
<xiewh> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_ip

说明：SPI总线的IP核，可以实现半双工spi通信-SPI bus IP core, can achieve half-duplex communication spi
<xiewh> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] rs232

说明：RS232总线协议ip，可以实现上位机通信-RS232 bus protocol ip, PC communication can be achieved
<xiewh> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] 7-BCD

说明：7段数码管控制接口程序和对初始频率为50MHZ的时钟的分频程序-7-segment control interface program and the initial frequency of 50MHZ clock divider program
<李康康> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] vivado2016.2-license

说明：Vivado Design Suite v2016.2版本license-the license of Vivado Design Suite v2016.2
<ranbowang> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] miaobiao

说明：秒表计时功能，数码管显示，可暂停可清零，计数刻度为10ms-Stopwatch function, digital display, pause can be cleared, counting scale is 10ms
<周瑞> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] I2Cslave

说明：seria l2S convertor to transfer seria ldata
<rahulshandilya1> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] FJEXW91IHWIQ3I8

说明：smart fan project for vhdl 5 part)(3)
<baris> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] FY0JHMFIHWIQ3I7

说明：smart fan project for vhdl 5 part(last)
<baris> 在 2024-12-23 上传 | 大小：1kb | 下载：0