[VHDL编程] FFT

说明：此代码实现了利用STM32实现256点FFT的功能，效果良好-This code implements the use of STM32 with 256-point FFT function to good effect
<lanjunjian> 在 2024-10-05 上传 | 大小：1024 | 下载：1

[VHDL编程] DAC_TLV5616

说明：这是一个用verilog语言编写的关于TLV5616的D/A转换驱动程序-This is a TLV5616 verilog language on the D/A converter driver
<huangzhichang> 在 2024-10-05 上传 | 大小：403456 | 下载：1

[VHDL编程] PLL_success

说明：数字锁相环，曼彻斯特的产生与解码,verilog hdl-Digital PLL, Manchester generation and decoding, verilog hdl
<www> 在 2024-10-05 上传 | 大小：7787520 | 下载：1

[VHDL编程] NIOSII_TFT

说明：基于FPGA的NIOSII_TFT做的做的正弦波很连贯的显示在液晶屏上面，FPGA主要做信号的产生，而NIOSII主要是驱动液晶画活出波形！-FPGA-based NIOSII_TFT do make a very coherent sine wave displayed on the LCD screen above, FPGA mainly to do signal generation, while NIOSII mainly d
<杨云> 在 2024-10-05 上传 | 大小：6557696 | 下载：1

[VHDL编程] FPGA--AD9854

说明：使用FPGA 技术来实现控制AD9854产生各种波形。-Using FPGA technology to achieve control AD9854 generate various waveforms.
<郭> 在 2024-10-05 上传 | 大小：4296704 | 下载：1

[VHDL编程] jtag

说明：verilog语言编写的jtag（边界扫描模块），初学的时候可以-verilog language jtag (boundary scan module), a novice when you can look
<张一凡> 在 2024-10-05 上传 | 大小：435200 | 下载：1

[VHDL编程] MOTO3--bujin

说明：运行于Altera Cyclone FPGA平台,顶层为原理图方式，模块由VHDL编写的步进电机驱动程序。-Running on Altera Cyclone FPGA platform, the top of the schematic way, module consists of VHDL stepper motor driver.
<qiao> 在 2024-10-05 上传 | 大小：1461248 | 下载：1

[VHDL编程] MOTO3--zhiliu

说明：运行于Altera Cyclone FPGA平台,顶层为原理图方式，模块由VHDL编写的直流电机驱动程序。-Running on Altera Cyclone FPGA platform, the top of the schematic way, the module VHDL prepared by the DC motor driver.
<qiao> 在 2024-10-05 上传 | 大小：1358848 | 下载：1

[VHDL编程] UART_test

说明：用于全国大学生电子设计大赛，一个基于FPGA的串口测试程序-For National Undergraduate Electronic Design Contest, an FPGA-based serial testing procedures
<谢天> 在 2024-10-05 上传 | 大小：76800 | 下载：1

[VHDL编程] AD9648_ver

说明：FPGA通过SPI总线配置AD采集芯片AD9648的程序，Verilog实现 -FPGA configuration via SPI bus chip AD9648 AD acquisition procedures, Verilog realization
<路永轲> 在 2024-10-05 上传 | 大小：1941504 | 下载：1

[VHDL编程] 8-way-Responder

说明：8路抢答proteus 说明：1，该抢答器，复位时刻，显示计时位0秒. 2，待主持人宣布完问题后，按下开始计时按钮，则等待8位选手抢答： 若有人抢答，则在显示屏上显示出选手编号，让其回答问题，并倒计时20S，限制20S的作答时间；若无人抢答，则重新开始计时，这时需要主持人再次按下开始按钮； 3，在这之前，若主持人还未宣布开始，若有人抢答，则宣布犯规，并且显示出相应的选手号码，给出相应的惩罚；-8-wa
<祖兴水> 在 2024-10-05 上传 | 大小：74752 | 下载：1

[VHDL编程] key_led_locked_CME

说明：国产FPGA京微雅格程序，按键、灯、加密，经测试。-Domestic micro-FPGA Beijing Jager procedures, buttons, lights, encryption, tested.
<bozai> 在 2024-10-05 上传 | 大小：2173952 | 下载：1