[VHDL编程] dpll

说明：用verilog编写的全数字锁相环，包括鉴相器，模K计数器，加减脉冲模块和分频模块，都经过验证-verilog based digital phase lock loop design, including phase detector,mode K counter, increment/decrement counter and frequency divider
<chi zhang> 在 2024-12-23 上传 | 大小：6kb | 下载：1

[VHDL编程] lpc_ctrl

说明：LPC协议功能实现模块，能够完成读，写等操作-lpc control module
<logilas> 在 2024-12-23 上传 | 大小：1kb | 下载：1

[VHDL编程] spdif_verilog

说明：数字音频接口spdif ip core，verilog语言编写，带有testbench-spdif verilog ip core
<jerry> 在 2024-12-23 上传 | 大小：12kb | 下载：1

[VHDL编程] verilog数字系统设计-rtl综合、测试平台与验证源代码

说明：verilog 程序，verilog数字系统设计-rtl综合、测试平台与验证源代码
<zhoubingzhang4539@126.com> 在 2014-05-05 上传 | 大小：463.52kb | 下载：1

[VHDL编程] cbf

说明：catapult c 常规波束形成程序，已转化为verilog语言，并且完成modelsim验证-catapult c beamforming program
<wangjun> 在 2024-12-23 上传 | 大小：3kb | 下载：1

[VHDL编程] FPGA--FIR--bishe

说明：一篇参考的毕业设计论文，做的是参数可调的数字滤波器。有详细的原理介绍，设计源程序及仿真流程与结果-A reference of the graduation design paper, adjustable parameters of digital filter. Have detailed introduces, the principle of the design source program and the simulatio
<wanzhenyuan> 在 2024-12-23 上传 | 大小：1.32mb | 下载：1

[VHDL编程] tdc

说明：线性伸展TDC的verilog，包含门级网表-TDC linear stretch of verilog, includes gate-level netlist
<lijinpeng> 在 2024-12-23 上传 | 大小：4kb | 下载：1

[VHDL编程] mc8051_cyclone_nios

说明：MC8051IP核构建及源代码，详细的介绍了怎么样构建mc8051ip以及源代码-MC8051IP nuclear build and source code, a detailed descr iption of how to build and source code mc8051ip
<宾湘伟> 在 2024-12-23 上传 | 大小：4.53mb | 下载：1

[VHDL编程] std_logic_arith

说明：描述了VHDL加减乘除的最基本的操作，包括重载，最底层的实现，是理解一门语言的最好的途径-VHDL descr iption of the basic operations of addition, subtraction, including overloading, the underlying implementation is the best way to understand a language
<以利亚> 在 2024-12-23 上传 | 大小：7kb | 下载：1

[VHDL编程] UVM_TEST

说明：UVM 的 入门实例，一个完整的能够跑通的实例。其中包括DUT代码，Testbench代码，还有搭建过程说明。很适合用来学习UVM入门。-This paper describes an approach to using Accellera s UVM, the Universal Verification Methodology, for functional verification by
<唐金锋> 在 2024-12-23 上传 | 大小：7.98mb | 下载：1

[VHDL编程] adder16.v

说明：这是自己写的16bit ripple 形式的加法器的代码，用verilog写的，如果有用，fell free to download-This is to write 16bit ripple adder form of code, verilog written, if useful, fell free to download
<liuyang> 在 2024-12-23 上传 | 大小：1kb | 下载：1

[VHDL编程] fulladder.v

说明：自己写的full adder的verilog代码，请大家下载。如果有问题请评论给我-Write your own full adder verilog code, please download. If you have questions, please give me a comment
<liuyang> 在 2024-12-23 上传 | 大小：1kb | 下载：1