[VHDL编程] 实验2

说明：在Quartus II环境下，设计含有时钟同步使能的十进制加法器，并下载到实验板上进行验证。(Design a decimal adder with clock synchronization enable)
<moemoechan> 在 2024-12-23 上传 | 大小：2.12mb | 下载：0

[VHDL编程] VGA

说明：xilixnx FPGA 驱动640*480显示器显示红绿蓝色条，并在左上角显示一幅200*200像素图片(Xilixnx FPGA drives 640*480 display to display red, green and blue stripe.)
<abc...> 在 2024-12-23 上传 | 大小：3.99mb | 下载：0

[VHDL编程] 音乐播放

说明：实现蜂鸣器音乐播放，采用定时中断输出频率(To achieve buzzer music playing, using the timing interrupt output frequency.)
<主1> 在 2024-12-23 上传 | 大小：51kb | 下载：0

[VHDL编程] led

说明：流水灯实验，实现四位流水灯功能 本次的设计主要是一个简单流水灯驱动程序，要求流水灯模式 如下：（1）复位时，灯全部熄灭。（2）复位按键放开时，首先点亮 第一个灯，然后第一个 灯熄灭，同时点亮第二个灯；接着，第二个 灯熄灭，同时点亮第三个灯；再然后，第三个灯熄灭，同时点亮第四 个灯；最后，第四个灯熄灭，同时点亮第一个灯；如此循环往复，实 现流水。(Running water lamp experiment to realize
<小猪仔521> 在 2024-12-23 上传 | 大小：2.46mb | 下载：0

[VHDL编程] PLL

说明：本次的设计主要任务是学会调用锁相环 IP 核，并对其进行仿真， 具体要求如下：（1）熟练掌握调用锁相环 IP 核的详细步骤。将 50M 的时钟分成 20MHz 和 100MHz 两个时钟（2）对锁相环进行仿真，验证 调用的锁相环的正确性。(The main task of this design is to learn to call the phase-locked loop IP core.)
<小猪仔521> 在 2024-12-23 上传 | 大小：213kb | 下载：0

[VHDL编程] yima3_8

说明：3_8译码器就是将输入的三位编码转换为8位输出，使其中一位与其他不同，从而实现译码功能(The 3_8 decoder converts the input three bit code to 8 bit output, so that one of the bits is different from others, thus realizing the decoding function.)
<小猪仔521> 在 2024-12-23 上传 | 大小：2.89mb | 下载：0

[VHDL编程] FIFO

说明：FPGA片内FIFO实例，对FPGA片内FIFO进行读写测试(FPGA FIFO example, reading and writing FIFO in FPGA chip.)
<小猪仔521> 在 2024-12-23 上传 | 大小：3.39mb | 下载：0

[VHDL编程] chuankou

说明：UART loopback测试实例，接收PC端发送的UART数据，原数据返回给PC端，即loopback功能 可用FPGA开发板验证(The UART loopback test example receives the UART data sent by the PC terminal, and the original data is returned to the PC terminal, that is, the loopba
<小猪仔521> 在 2024-12-23 上传 | 大小：3.42mb | 下载：0

[VHDL编程] COUNT

说明：本程序是基于verilog语言的程序，作用是计数器，数码管显示.(This procedure is based on Verilog language program, the role is to eliminate keyboard shaking, digital display.)
<啊光> 在 2024-12-23 上传 | 大小：2kb | 下载：0

[VHDL编程] Exp4TZ

说明：用于实现LED的呼吸灯,通过FPGA调试成功,用了PWM的原理(About the LED of PWM)
<xlxw> 在 2024-12-23 上传 | 大小：3.11mb | 下载：0

[VHDL编程] reactiontimer

说明：初始状态为待命，数码管熄屏。 按按钮到下一个状态，数码管显示倒计时 倒计时之后等待一段时间led灯亮起，按下按钮后显示反应时间，然后等待一段时间后返回等待状态。(1. Idle, which is the default state, is not responding to the test being executed. 2. This will inform users that a new reaction test is
<zhexigua> 在 2024-12-23 上传 | 大小：1.6mb | 下载：0

[VHDL编程] PC2FPGA_UART_Test

说明：基于 fpga 的 uart 设计 波特率 115200(UART design based on FPGA)
<梦里千梦> 在 2024-12-23 上传 | 大小：5.73mb | 下载：0