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[VHDL编程] HDL_equation
说明:Verilog Program to implement the function f=x+yz and Testbench for all the possible inputs using For Loop<liki20> 在 2024-12-24 上传 | 大小:5kb | 下载:0
[VHDL编程] 16_COMLEX ADDER
说明:Complex Numbers are denoted in the form a+ib where a is the real part and b is the imaginary part<liki20> 在 2024-12-24 上传 | 大小:5kb | 下载:0
[VHDL编程] 4位全加器 计数器等程序
说明:EDA仿真工具使用的,进行EDA开发的多个程序; 包括:4位全加器,12分频,128分频,篮球计数秒表(部分),计数器; 可以搭配EDA仿真软件使用,也可以搭配开发板使用;(EDA simulation tools used for EDA development of multiple programs; Including: 4 bit full adder, 12 frequency division, 128 freq<李云龙777> 在 2024-12-24 上传 | 大小:1kb | 下载:0
[VHDL编程] FPGA_flash设计
说明:我们的设计是用一个FSM控制器来控制发送什么命令,flash模块判断FSM发送过来的state信号来选择应该执行什么操作,当命令写入或者读出后,会发送一个flag_done命令,这个命令让我们判断上个指令是否完成,如果完成后FAM将发送下一个命令.(Our design uses a FSM controller to control what commands are sent. The flash module judges the<硅渣渣> 在 2024-12-24 上传 | 大小:244kb | 下载:0
[VHDL编程] FPGA_USB2.0设计
说明:把FX2配置成从FIFO的模式, 配置为单片机工作时钟24M,端点2输出,字节1024,端点6输入,字节1024,信号全设置为低电平有效等。我们的模块驱动时钟我们配置成内部输出时钟,也就是让FX2给我们的设计当做时钟源,输出一个最大的配置时钟48M的时钟。(The FX2 is configured from FIFO mode, configured as MCU working clock 24M, endpoint 2 outpu<硅渣渣> 在 2024-12-24 上传 | 大小:420kb | 下载:0
[VHDL编程] FPGA_实时时钟设计
说明:通过配置DS1302芯片来实现实时时钟的监测,我们通过通过控制2个按键来选择我们要在数码管上显示的时间,按下按键1我们来显示周几,按下按键2来显示年月日,不按显示时分秒,这样显示复合我们的数字表的显示(By configuring DS1302 chip to monitor the real-time clock, we select the time that we want to display on the digital tu<硅渣渣> 在 2024-12-24 上传 | 大小:348kb | 下载:0
[VHDL编程] FPGA_红外遥控系统设计
说明:上电后我们的设计会发一次我们给定的数据码,然后在接受模块会接受到其发送的数据并在数码管上显示出来,之后我们可以用我们我的遥控键盘来发送数据,接收模块接收显示出来.(After power up, our design will send a given data code, then the receiving module will accept the data that it sends and display it on the<硅渣渣> 在 2024-12-24 上传 | 大小:426kb | 下载:0
[VHDL编程] 各种密码算法的FPGA实现情况
说明:各种密码算法的FPGA实现情况 1.AES算法FPGA实现分析 2.DES加密算法的高速FPGA实现 3.RSA加解密运算的FPGA硬件实现研究(FPGA implementation of various cryptographic algorithms)<wsf-jv> 在 2024-12-24 上传 | 大小:17.08mb | 下载:0