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[VHDL编程verilog100

说明:有很多例子及测试代码,对初学者很有帮助,很容易上手-a lot of examples and test code, useful for beginners, it is easy to get started
<bobodu> 在 2024-11-13 上传 | 大小:171kb | 下载:0

[VHDL编程FPGAUART

说明:一个基于FPGA的串口程序,已经经过验证,对用FPGA做串口的朋友提供参考和借鉴!-an FPGA-based serial procedures have proven, right Serial do with FPGA reference for a friend and borrow!
<舟舟> 在 2024-11-13 上传 | 大小:304kb | 下载:0

[VHDL编程xc9572_1

说明:xilinx xc9572 cpld 实现的伺服电机控制器,电机控制输出,和增量编码器读取。-Xilinx xc9572 cpld achieve servo motor controller, motor control output, Incremental encoder and the reader.
<张宏亚> 在 2024-11-13 上传 | 大小:779kb | 下载:0

[VHDL编程RS_decoder

说明:rs编码vvhdl 希望能通过 我不晓得具体对大家有用否 希望懂rs编码的多多交流 -rs coding vvhdl I do not want to be able to know the specific useful whether you want to understand a lot of coding rs exchange
<> 在 2024-11-13 上传 | 大小:15kb | 下载:0

[VHDL编程I2CSlave

说明:Verilog HDL实现的I2C Slave模拟-achieve the Verilog HDL simulation I2C Slave
<lzy> 在 2024-11-13 上传 | 大小:1kb | 下载:0

[VHDL编程lru_new

说明:采用LRU替换算法。这种算法选择最久没有被访问的块作为被替换的块。 为了实现LRU算法,要在块表中为每一块设置一个计数器(cnt0,cnt1,cnt2,cnt3,)。计数器的长度为2位。-using LRU replacement algorithm. This algorithm to choose the most long visit is not being replaced as a block by block. To
<wangjiao> 在 2024-11-13 上传 | 大小:1kb | 下载:0

[VHDL编程ls12_mux16

说明:一个16位乘法器的veriolog语言实现。使用初学着。-A 16-bit multiplier veriolog language. Use a novice.
<1412> 在 2024-11-13 上传 | 大小:959kb | 下载:0

[VHDL编程I2C_1.1

说明:Simple I2C controller -- 1) No multimaster -- 2) No slave mode -- 3) No fifo s -- -- notes: -- Every command is acknowledged. Do not set a new command before previous is acknowledged. -- Dout is availabl
<郑开科> 在 2024-11-13 上传 | 大小:3kb | 下载:0

[VHDL编程tst_ds1621

说明:-- State machine for reading data from Dallas 1621 -- -- Testsystem for i2c controller--- State machine for reading data from Dall as 1621---- Testsystem for i2c controller
<郑开科> 在 2024-11-13 上传 | 大小:2kb | 下载:0

[VHDL编程wishbone_i2c_master

说明:-- WISHBONE revB2 compiant I2C master core -- -- author: Richard Herveille -- rev. 0.1 based on simple_i2c -- rev. 0.2 april 27th 2001, fixed incomplete sensitivity list on assign_dato process (thanks to Matt Ose
<郑开科> 在 2024-11-13 上传 | 大小:5kb | 下载:0

[VHDL编程add_sub_lab2

说明:实验课的作业,包括半加器、全加器、加/减法器,使用逻辑图和VHDl描述,包括分析和报告。-experiment include the operation of a half adder, full adder, plus/subtraction device, and the use of logic diagram VHDl descr iption, including analysis and reporting.
<徐轶尊> 在 2024-11-13 上传 | 大小:59kb | 下载:0

[VHDL编程110detector_lab

说明:一个简单的探测110三位的探测器,用逻辑图和vhdl描述,包括实验报告和测试图。-a simple survey of 110 three detectors, and a logical map vhdl descr iption, including reports and experimental test plan.
<徐轶尊> 在 2024-11-13 上传 | 大小:140kb | 下载:0
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