[VHDL编程] Exp4-Clock

说明：数字计时器，使用VHDL语言编写，使用数码管显示，精确到ms-digital timer, the use of VHDL development, the use of digital control, the precision of the ms
<萧飒> 在 2024-10-06 上传 | 大小：808960 | 下载：0

[VHDL编程] 5555

说明：微波炉定时器集成电路的设计 1、 控制状态机：工作状态状态转换。 2、 数据装入电路：根据控制信号选择定时时间、测试数据或完成信号的装入。 3、 定时器电路：负责完成烹调过程中的时间递减计数和数据译码供给七段数码显示，同时还可以提供烹调完成时间的状态信号供控制状态机产生完成信号。 -microwave timer IC design a control state machine : state of the st
<吴倩> 在 2024-10-06 上传 | 大小：306176 | 下载：0

[VHDL编程] USBXilinx

说明：实现了串行通信接口的全部功能，符合RS-232-C标准的完整UART模块源代码，中文注解，清晰易懂，经过严格仿真测试，绝对好用。-a serial communication interface of all functions, with RS-232-C standard UART modules complete source code, Chinese notes, lucid, after a rigorous simulat
<张海> 在 2024-10-06 上传 | 大小：462848 | 下载：0

[VHDL编程] good_CPU

说明：本代码是在modelsim下运行的模拟8×8位的CPU，执行程度，对深入理解CPU设计和运行原理具有重要意义- This code is simulation 8脳8 position CPU which moves under modelsim, carries out the degree, to thoroughly understood the CPU design and the movement principle ha
<许明> 在 2024-10-06 上传 | 大小：20480 | 下载：0

[VHDL编程] wbm

说明：用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.-algorithm using the symbols multiplier, HDL-piece quantities. it is not necessary for the company's paid Multiplier ip core.
<蒋雯丽> 在 2024-10-06 上传 | 大小：2048 | 下载：0

[VHDL编程] frame_decode_and_encode

说明：一个用Verilog编写的编帧、解帧及码速匹配的程序，相当经典-Verilog prepared with a series of fr a mes, fr a mes and solutions yards speed matching procedures, rather classic!
<李全> 在 2024-10-06 上传 | 大小：3072 | 下载：0

[VHDL编程] DE2_TV

说明：一个模拟视频输入转VGA视频输出的Verilog程序，视频解码芯片采用ADV7181B，VGA DAC采用ADV7123，强力推荐-an analog video input to VGA video output Verilog procedures, Video decoder chip used ADV7181B, VGA DAC used ADV7123, strongly recommended!
<李全> 在 2024-10-06 上传 | 大小：26624 | 下载：0

[VHDL编程] hdl_coding_style

说明：HDL编程风格，很有用,希望对大家有所帮助。-HDL programming style, very useful, we want to help.
<张丰> 在 2024-10-06 上传 | 大小：24576 | 下载：1

[VHDL编程] Altera_uart_VHDL

说明：FPGA/CPLD应用,uart通讯VHDL原码.-FPGA/CPLD applications, UART communications VHDL source.
<cyberworm> 在 2024-10-06 上传 | 大小：10240 | 下载：0

[VHDL编程] Altera_uart_Verilog

说明：FPGA/CPLD应用,uart的Verilog HDL原码-FPGA/CPLD applications, UART Verilog HDL source
<cyberworm> 在 2024-10-06 上传 | 大小：10240 | 下载：0

[VHDL编程] wavefetch

说明：ModelSim的波形比较的功能可以将当前仿真与一个参考数据（WLF文件）进行比较，比较的结果可以在波形窗口或者列表窗口中查看，也可以将比较的结果生成一个文本文件-ModelSim waveform can be compared to the current functional simulation with a reference (WLF paper ), the results can be compared in the w
<cyberworm> 在 2024-10-06 上传 | 大小：3072 | 下载：0

[VHDL编程] fpgavhdldaima

说明：用VHDL语言编写的代码，以供大家学习和交流，方便大家学习！-prepared using VHDL code for all to study and exchange to facilitate learning!
<和尚> 在 2024-10-06 上传 | 大小：4096 | 下载：0