[VHDL编程] EDAFIR

说明：采用vhdl代码编写的滤波器仿真，对初学者有一定的帮助。-Vhdl coding using filter simulation, there is some help for beginners.
<韩亦勇> 在 2025-02-04 上传 | 大小：1.09mb | 下载：0

[VHDL编程] 8051core-Verilog

说明：利用VerilogHDL语言，编程实现8051单片机的功能，在FPGA的工程中有广泛的应用-Use VerilogHDL language programming 8051 microcontroller functions in FPGA projects in a wide range of applications
<luosheng> 在 2025-02-04 上传 | 大小：51kb | 下载：0

[VHDL编程] data_transmission

说明：并行数据流转换为一种特殊的串行数据流 重点在通信协议的实现上 注意同一时钟驱动几个信号时，若信号需要分别使用跳变沿或电平有效，那么分别用时钟的不同沿进行驱动-Parallel data streams into a special kind of serial communication protocol data stream focuses on the realization of the same clock-drive
<luosheng> 在 2025-02-04 上传 | 大小：444kb | 下载：0

[VHDL编程] detect_signal

说明：此程序完成一个序列检测的功能，检测10010序列，适当改进，可以用于FPGA中信号检测-This process is complete a sequence of test functions, test 10010 sequence, appropriate improvements can be used for FPGA in the signal detection
<luosheng> 在 2025-02-04 上传 | 大小：215kb | 下载：0

[VHDL编程] FIR_lowpass

说明：在FPGA上实现一个FIR滤波器，适当修改滤波器参数，就可以运用于自己的工程中-In the FPGA to achieve a FIR filter, appropriate changes to filter parameters, you can apply your own project
<luosheng> 在 2025-02-04 上传 | 大小：435kb | 下载：0

[VHDL编程] FIFO

说明：设计了一个具有双时钟信号，双复位信号的FIFO，用于FPGA中的数据缓冲，RAM的定义是参数型，可以根据自己的需求，修改此参数，完成RAM的容量扩展。程序中有详细的说明-Designed a dual-clock signal, double reset signal FIFO, for the FPGA in the data buffer, RAM is defined as parameter type, according to
<luosheng> 在 2025-02-04 上传 | 大小：179kb | 下载：0

[VHDL编程] 8BITCONDITIONALSUMADDER

说明：it is verilog code for 8 bit conditional sum adder using veriwe-it is verilog code for 8 bit conditional sum adder using veriwell
<kaleem> 在 2025-02-04 上传 | 大小：29kb | 下载：0

[VHDL编程] encoder_binary

说明：一个简单的FPGA实现的编码器，但程序中有详细的说明，并附有测试凳，可以以此为基础设计更复杂的编码器-FPGA realization of a simple encoder, but the procedure described in detail, together with a test bench, you can as a basis for designing more complex encoder
<luosheng> 在 2025-02-04 上传 | 大小：405kb | 下载：0

[VHDL编程] FINALAB

说明：it is veri log code for ALU comparator and shift register using veriwe-it is veri log code for ALU comparator and shift register using veriwell
<kaleem> 在 2025-02-04 上传 | 大小：7kb | 下载：0

[VHDL编程] finallab

说明：introduction to veri well and behaviural modeling code for 4 to 1 mux
<kaleem> 在 2025-02-04 上传 | 大小：171kb | 下载：0

[VHDL编程] FPGA

说明：里面有用NIOS2与SOPC的做的一个串口程序，还有详细文档步骤，对于学习SOPC者有很大帮助-Inside useful NIOS2 to do with the SOPC a serial program, as well as detailed documentation steps, for the study were of great help to SOPC
<邓伟> 在 2025-02-04 上传 | 大小：12.66mb | 下载：0

[VHDL编程] d1_dec

说明：d1(BT.656) video decoder VHDL code
<thorn> 在 2025-02-04 上传 | 大小：1kb | 下载：0