[VHDL编程] dzqfinal

说明：基于vhdl的电子琴源程序， 基于vhdl的电子琴源程序。-Vhdl source code based on the organ, the organ-based vhdl source code, based on vhdl source of the organ.
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[VHDL编程] attachments_2010_01_29

说明：dct and idct vhdl code
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[VHDL编程] viterbi

说明：verilog code for viterbi encoder and decoder
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[VHDL编程] Design_of-8_Bit_Microcontroller

说明：vhdl code and tutorial for 8 bit microcontroler
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[VHDL编程] ic_design_flow_vhdl

说明：vhdl code and icdesign flow for mentor graphics ic design tools
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[VHDL编程] E1Tsi_TB

说明：TSI testbench for E1
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[VHDL编程] FreqSynth

说明：Frequency synth example with primitives. Very simple.
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[VHDL编程] AciAudioClks_TB

说明：Audio Codecs Clks synth for tlv
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[VHDL编程] baudTest_TB

说明：baud testbenchfor sync and assync serial communication
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[VHDL编程] E1SyncPkg

说明：The package constructor for E1sync example.
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[VHDL编程] lcd

说明：FPGA控制lcd1602(verilog)-FPGA control lcd1602 (verilog)
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[VHDL编程] seg

说明：数码管显示（verilog） 自己写的 在数码管上显示01234567 动态显示-Digital LED display (verilog) himself wrote in the digital tube display 01234567 dynamic display
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