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[VHDL编程] FIR_filter_stereotype
说明:第二类有限冲击响应滤波器60阶常系数verilog(The second type of finite impulse response filter, 60 order,coefficient verilog)<lzhs2010 > 在 2024-11-08 上传 | 大小:1kb | 下载:0
[VHDL编程] ACC_CarryIn_CarryOut
说明:This module does Accumulate operation used in dsp. Tested on fpga.<serg_86 > 在 2024-11-08 上传 | 大小:1kb | 下载:0
[VHDL编程] xujiance
说明:设计一个序检测电路,功能是检测出串行输入数据Data中的4位二进制序列1101(自左至右输入),当检测到该序列时,输出Out为1;没有检测到该序列时,输出输出Out为0,要求: (1)用状态机方法设计; (2)用Verilog HDL语言设计,用Modelsim软件做功能仿真。(A sequence detection circuit is designed to detect the 4 bit binary sequence 1<spysleeper > 在 2024-11-08 上传 | 大小:1kb | 下载:0