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[VHDL编程] xujiance
说明:设计一个序检测电路,功能是检测出串行输入数据Data中的4位二进制序列1101(自左至右输入),当检测到该序列时,输出Out为1;没有检测到该序列时,输出输出Out为0,要求: (1)用状态机方法设计; (2)用Verilog HDL语言设计,用Modelsim软件做功能仿真。(A sequence detection circuit is designed to detect the 4 bit binary sequence 1<spysleeper > 在 2024-06-30 上传 | 大小:1024 | 下载:0
[VHDL编程] 5.44业务配置
说明:是一种常用的router acl配置,就是一种常用的router acl配置(It's a common router ACL configuration, a common router ACL configuration)<jiang564564> 在 2024-06-30 上传 | 大小:1024 | 下载:0
[VHDL编程] StopWatch
说明:利用Verilog实现数字秒表(基本逻辑设计分频器练习) 设置复位开关。当按下复位开关时,秒表清零并做好计时准备。在任何情况下只要按下复位开关,秒表都要无条件地进行复位操作,即使是在计时过程中也要无条件地进行清零操作。 设置启/停开关。当按下启/停开关后,将启动秒表输出,当再按一下启/停开关时,将终止秒表的输出。 采用结构化设计风格描述,即先设计一个10分频电路,再用此电路构建秒表电路。(Using Verilog to real<VoidShooter> 在 2024-06-30 上传 | 大小:1024 | 下载:0