[VHDL编程] 模24计数器

说明：模24计数器的Quartus II文本输入设计及其test bench(Quartus II text input design and test bench of modulo 24 counter)
<13570> 在 2024-12-22 上传 | 大小：2kb | 下载：0

[VHDL编程] 国产FPGA参考设计IPCORE_UART_example_M5&M7

说明：国产FPGA的UART参考设计IPCORE源代码。 The IP provides two kinds of simplified interface connected to EMIF bus and AHB bus for communication with 8051 core and ARM core.The two kinds of interface are full-duplex serial communication
<空空居士> 在 2024-12-22 上传 | 大小：3.02mb | 下载：1

[VHDL编程] 单周期CPU大作业-2020

说明：Verilog projects cpu
<sast> 在 2024-12-22 上传 | 大小：869kb | 下载：1

[VHDL编程] POC

说明：实现了计算机系统中作为I/O模块的POC。(It simulates the POC module which works as an I/O module in a computer system.)
<青空空> 在 2024-12-22 上传 | 大小：3kb | 下载：0

[VHDL编程] drsstc

说明：实现SKP/PDM功能的drsstc工程文件(DRSSTC project file for SKP / PDM)
<氧化钙yhg> 在 2024-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] 4乘4键盘扫描控制器

说明：1. 键值采用16进制编码，即16个按键分别对应显示16进制数 0~F，按键对应关系如下：最上面一行从左至右依次为0~3， 第二行从左至右依次为4~7，第三行从左至右依次为8~B，最 下面一行从左至右依次为C~F，其中b、d显示为小写，其他字 母大写； 2. 按键按下时显示当前键值并保持，直到下一按键被按下时更新 显示； 3. 只有按键被按下时蜂鸣器发出按键音，放开后蜂鸣器不发声。 4. 每个按键对应不同的按键音。(1. The key
<Minbadly> 在 2020-06-09 上传 | 大小：3.29mb | 下载：0

[VHDL编程] 0-999随机数

说明：1. 设计并实现一个随机数生成电路，每2秒随机生 成一个0~999之间的数字，并在数码管上显示 生成的随机数。 2. 为系统设置一个复位键，复位后数码管显示 “000”，2秒后再开始每2秒生成并显示随机 数，要求使用按键复位。(1. Design and implement a random number generating circuit, which generates randomly every 2 seconds Form
<Minbadly> 在 2020-06-09 上传 | 大小：4.53mb | 下载：3

[VHDL编程] CNN

说明：THU微纳电子系ic设计课程大作业，使用verilog实现CNN加速器，含一层卷积和池化，仿真通过。(a CNN accelerator written in VerilogHDL, including one conv layer and one pooling layer, simulation passed)
<gothic22> 在 2024-12-22 上传 | 大小：1.72mb | 下载：1

[VHDL编程] 双电梯控制器

说明：使用verilog实现的双电梯控制器，1-9层，仿真通过(a bi-elevator controller written in VerilgHDL, which has floor1-9, simulation passed)
<gothic22> 在 2024-12-22 上传 | 大小：245kb | 下载：1

[VHDL编程] Verilog的150个经典设计实例

说明：非常有用的verilog的150个经典编程实例(150 classic programming examples of Verilog)
<叫我小白呀> 在 2024-12-22 上传 | 大小：111kb | 下载：0

[VHDL编程] DPWM

说明：用Verilog实现数字脉宽调制模块，主要模块有锁相环、计数器、多路选择器(The digital pulse width modulation module is realized by Verilog. The main modules are PLL, counter and multiplexer)
<lw1997> 在 2024-12-22 上传 | 大小：489kb | 下载：0

[VHDL编程] crc16

说明：verilog 语言下的硬件CRC校验：CRC16(CRC verification in Verilog: CRC 16)
<suncrystal> 在 2024-12-22 上传 | 大小：3kb | 下载：0