[VHDL编程] murty-vdl1

说明：these are basic vhdl codes to further improvement
<murthy> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] exp10.vhd

说明：这是一个基于FPGA的可调脉冲发生器的程序，可以实现周期和占空比的调节-This is an adjustable pulse generator based on FPGA program, you can adjust the duty cycle and achieve
<艾克> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] Vhdl1

说明：简单的实用VHDL语言编写的LED跑马灯程序-Simple and practical LED Marquee VHDL language program
<周杨鹏> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] top

说明：调用FPGA中的IP核的RAM的顶层文件-Call the FPGA IP core RAM top-level file
<周杨鹏> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] arb

说明：verilog round robin arbiter
<murali krishna> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] cntrlr

说明：verilog code for bus controller
<murali krishna> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] atm_cell

说明：verilog code for atm_ce-verilog code for atm_cell
<murali krishna> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] syncram

说明：verilog rtl and testbench code for single port sync ram
<murali krishna> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] carry_skip_adder_verilog

说明：行波加法器能对两个n位数的各位同时进行加法运算的装置,可由n个一位加法器(全加器)并联而。本程序是它的verilog实现-Line wave and instruments capable of two n-digit device you carry adder, while the n by an adder (full adder) in parallel while. This program is to achieve its
<杜洵> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] fifo_csm

说明：一个先进先出的描述代码，用于实现先入先出的操作-first in first out
<markt> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] I2S

说明：本代码提供一种音频I2S读取数据的verilog代码，并且向fifo写入-This code provides an I2S audio data is read verilog code, and write to the fifo
<Wang Xue> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] std_div

说明：分频模块 用veriog hdl实现十六分频-clock division module
<eragon> 在 2024-10-06 上传 | 大小：1024 | 下载：0