[VHDL编程] shift-register

说明：四位移位寄存器，基于spartan6 fpga开发，移动信息工程学院学习必备，数字设计与计算机体系结构项目-Four shift registers based spartan6 fpga development, mobile learning essential information Engineering, Digital Design and Computer Architecture Project
<huangchuchuan> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] adder_4

说明：三种设计模式的加法器，分别是行为及描述，串行模式，并行模式。希望对大家了解加法器有帮助-Adder three design models, and behavior were described, the serial mode, the parallel mode. I hope to help everyone understand adder
<huangchuchuan> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] cordic_fpga

说明：基于VHDL的FPGA设计，利用CORDIC IP核设计角度的正余弦算法。-Cosine algorithm VHDL based FPGA designs using CORDIC IP core design angles.
<shiyan chen> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] AD7982

说明：基于FPGA/CPLD的数据采集处理系统，应用芯片AD7982实现十八位高速数据采集，串行输出。基于VHDL语言的完整AD7982 的程序。-Based on FPGA/CPLD data acquisition and processing system, the application achieved eighteen chip AD7982 high-speed data acquisition, serial output.
<wzwry> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] basic_1

说明：vhdl 语言实现序列检测器 -vhdl language sequence detector vhdl language sequence detector
<lixi> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] test

说明：VHDL语言实现数字锁相环，方法为超前滞后法-VHDL language digital phase-locked loop, and methods for lead-lag method
<lixi> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] jitter_filter

说明：Verilog按键消抖程序，根据按键时间进行消抖-Verilog key debounce program, according to the key debounce time
<liu changyou> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] URAT-code

说明：使用Verilog HDL语言编写的URAT接口代码，实现串行数据传输功能-UART of Verilog HDL code to realize serial communication functio by Simon of Shenzhen University.
<Simon> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog_ad7671

说明：基于FPGA的AD7671控制代码，是基于verilog语言的，很实用，希望对大家有所帮助-AD7671 FPGA-based control code is based on verilog language, it is practical, we hope to help
<xuxiumin> 在 2024-11-13 上传 | 大小：1kb | 下载：1

[VHDL编程] COSTAS_LOOP

说明：使用ISE12.1编写的Costas环，用于载波恢复，直接使用了IP核中的FIR和DDS模块-Use ISE12.1 written Costas loop for carrier recovery, the direct use of the IP core of FIR and DDS module
<nike> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] collectdata_top

说明：视频数据通过SAA7113芯片，转换成数字信号，数据采集verilog代码-SAA7113 data collect verilog code
<孙学斌> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_verilog

说明：spi接口设计源代码，实现了spi的接口电路，便于硬件升级-spi interface design
<朱宇航> 在 2024-11-13 上传 | 大小：1kb | 下载：0