[VHDL编程] ck1

说明：t6his the last version of the ck!-t6his is the last version of the ck!
<armin4224> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] Hamming32

说明：It has a simple verilog code to calculate 32 bit hamming distance and a test bench to simulate.
<hdl_explorer> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] lcd_disp_ok

说明：XILINX SPARTAN 3E LCD小程序 可以通过ISE编译并下载到开发板上-The XILINX SPARTAN 3E LCD applets can ISE compiled and downloaded to the development board
<曾昶畅> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] majority_voter

说明：Three-input Majority Voter The entity declaration is followed by three alternative architectures which achieve the same functionality in different ways.
<group6> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] a1

说明：1 bit MUX 用ISE写的1bit MUX的verilog code 可以在ISE上模拟1bit MUX的运作-1 bit MUX It is a file of verilog code to design a 1 bit MUX. It is design by ISEbit
<崔博> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] sv

说明：stack and events in system verilog
<Kiran> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] DVB

说明：This for the symbol interleaver. Wire permutation and the symbol intrleaver are present here.-This is for the symbol interleaver. Wire permutation and the symbol intrleaver are present here.
<Prashanth> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] PLB_MG

说明：PLB Macrogate in VHDL
<Prashanth> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] FIFO

说明：FIFO在VHDL上的实现。没有注释，较为完善，已通过编译。-FIFO implementations in VHDL. No comment, more perfect, has compiled.
<duan> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] di4

说明：1、 用16*16点阵的发光二极管逐行扫描显示“一”字。 2、 输入为四位二进制矢量。 3、 采用行列扫描的方法，用四位二进制做行选信号（总共16列），如选中第一行，则扫描第一行之中哪些行是高电平（1），哪些行是低电平（0） 为高电平的则点亮，为低电平的不亮。 4、 注意扫描频率的设置，扫描频率足够快，才能动态扫描“一”字。 5、 程序由行扫描模块和显示模块构成。 行扫描模块输入为一个时钟信号和重置信号，输出为4位二
<吴凤妹> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] wu2

说明： 1、 用16*16点阵的发光二极管逐行扫描显示“一”字。 2、 输入为四位二进制矢量。 3、 采用行列扫描的方法，用四位二进制做行选信号（总共16列），如选中第一行，则扫描第一行之中哪些行是高电平（1），哪些行是低电平（0） 为高电平的则点亮，为低电平的不亮。 4、 注意扫描频率的设置，扫描频率足够快，才能动态扫描“一”字。 5、 程序由行扫描模块和显示模块构成。 行扫描模块输入为一个时钟信号和重置信号，输出为
<吴凤妹> 在 2024-10-08 上传 | 大小：1024 | 下载：0

[VHDL编程] di3

说明：IP核和乘法运算模块分别有两个输入端口a、b和clk时钟脉冲信号及一个输出端口p，用例化语句将这两个模块合成一个乘法器后就生成了由两个输入端口a、b和clk时钟脉冲信号及两个输出端口p1、p2组成。-IP cores and multiplication module respectively, the two input ports of a, b, and clk clock signal and an output port p,
<吴凤妹> 在 2024-10-08 上传 | 大小：1024 | 下载：0