[VHDL编程] di3

说明：IP核和乘法运算模块分别有两个输入端口a、b和clk时钟脉冲信号及一个输出端口p，用例化语句将这两个模块合成一个乘法器后就生成了由两个输入端口a、b和clk时钟脉冲信号及两个输出端口p1、p2组成。-IP cores and multiplication module respectively, the two input ports of a, b, and clk clock signal and an output port p,
<吴凤妹> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] di1

说明：计数器的设计，可以累加计数。实现计数功能，代码功能如下所示。-Count-counter design. Counting function, the function of the code is shown below.
<吴凤妹> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] DECODE_PRIORITY

说明：优先译码器verilog，8输入3输出，用verilog编写的源码-This is how to prepare encode, I think is very classic. Worth a visit
<lihui> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] chuan_to_bin

说明：串转并，信号串转成并的VHDL实现，很有用。-String transfer and signal string and convert VHDL to achieve useful.
<金浩强> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] selfRst

说明：用于产生自复位的信号，有内部校验，可以确保不会误复位，复位时间也可以人为设定。-Used to generate a self-resetting signal, internal calibration, can ensure that no mistake is reset, the reset time can also be man-made.
<陈波> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] 4-2switch

说明：四位拨妞开关作为输入，当输入值变化时将其转化成两位输出-The four DIP Niu switch as an input, when the input value changes, be converted into two output
<小妮子> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] LMS_algorithm_matlab

说明：此matlab代码介绍了LMS（leastMeansquare）的算法实现，具有很好的参考价值-LMS algorithm in adaptive algorithm using a very wide range. Reversal of the traditional the offset algorithm that using this algorithm. This matlab code program great refe
<brianwu> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] 10pointclock

说明：VHDL分频程序+数码管动态显示，20字20字20字-VHDL divider program the+ digital tube dynamic display, 20 words, 20 words 20 words
<lida> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] shejilegeshangxiazidongkongzhi

说明：Verilog 的设计的程序。反复看了很久，电梯设计很是实用性强的一个程序，现在分享给大家，很多实验室做设计的时候需要，希望可以用到-The Verilog design program. Repeatedly looked for a long time, elevator design is very practical program for everyone now share many laboratory design ne
<wuliang> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] ripple_carry_adder

说明：行波加法器，Verilog语言编写。行波加法器，Verilog语言编写-The line wave adder Verilog language. The line wave adder Verilog language
<周杰伦> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] UART_tpf4

说明：designing a universal asynchronous receiver transmitter
<Mike R> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] sram_test

说明：sram读写操作，时序规范说明和详解，代码说明很详细，很适合新手-sram read and write operations, the timing specification and Xiangjie code describing in great detail, it is suitable for novice
<ckshy> 在 2024-11-13 上传 | 大小：1kb | 下载：0