[VHDL编程] uart

说明：用FPGA实现串口的收发功能，采用16背波特率的时钟对RXD采样，波特率的误差允许范围为4.8 -16 back baud rate clock on RXD serial transceiver functions FPGA implementation sampling, the range of allowable error of the baud rate of 4.8
<tony> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] ads7822

说明：verilog 编写的ads7822的控制与数据保存，已仿真通过-verilog written ads7822 control and data saved through simulation
<monica> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] immediate_divide_module

说明：用组合逻辑实现循环除法器。稳定、安全、可靠。-Combinational logic loop divider. Stable, secure, and reliable.
<张君> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] float_multi_module

说明：单精度浮点数乘法器，用组合逻辑资源实现，-Single-precision floating-point multiplier, using a combination of logic resources
<张君> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] decoder_38

说明：计算机系统设计课程实验，38译码器的vhd代码-Computer systems design course experiment, 38 decoder vhd code
<流川天> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] traffic

说明：计算机系统设计课程实验，交通灯的vhd代码。-Computer systems design course experiment, traffic lights vhd code.
<流川天> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] trivium

说明：trivium密码算法的 verilog 实现 测试正确-trivium password algorithm verilog test correct
<wills> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo_ctrl

说明：fifoctr 寄存器控制 verilog代码-FIFO ctr
<岳雪> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] bpsk1

说明：上传的包括BPSK,AGC,LCD1602和12846的显示代码和一个自己写的1602内核，代码全部得到验证，都可以使用！-Uploaded including BPSK, AGC, the LCD1602 and 12846 display code and a 1602 write kernel code all been verified, you can use!
<王坤> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Digital-Clock

说明：FPGA数字跑表代码 Digital Clock-Digital Clock
<林伟> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Pseudo-random

说明：伪随机序列FPGA应用设计代码 Pseudo-random sequence-Pseudo-random sequence of application design
<林伟> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Adder

说明：一个加法器的FpGA设计代码 fpga adder-fpga adder
<林伟> 在 2024-11-10 上传 | 大小：1kb | 下载：0