[VHDL编程] mod15adder_LIUZHIWEI-

说明：模15加法器，能够完成7段译码以及设计了控制器来控制LED的输出-Module 15 adder, to complete the 7 segment decoding and the design of the controller to control the output of LED
<Jim> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] RSFQ_Adder

说明：fpga implementation of rsfq adder using verilog code
<karthick> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] jingsai

说明：微机原理课程实验应用，竞赛抢答器的设计，文本档-Microcomputer Principle Course Laboratory applications, Contest Responder design, text files
<gl> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] AsynCFIFO

说明：跨时钟域，异步的FIFO，利用指针移动，数据不移动，通过两级锁存消除跨时钟域的信号竞争-Cross clock domains and asynchronous FIFO, use the pointer to move, do not move the data, eliminating cross clock domain signal through a two-stage competition latch
<李少博> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] VGA

说明：VGA 640*480 controlling and blanking signal in Verilog HDL .
<Dikshant Pandey> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] LED

说明：LED流水灯程序，可以实现安50分频的频率流水，文件中值包含了必要的.v文件，具体工程需要自己创建-LED light water program, can realize frequency water, Ann 50 points frequency value of the file containing the necessary. V file, need to create your own specific project
<mikegody> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] counter

说明：Verilog语言编写的8进制同步、异步加法计数器-Verilog language octal synchronous, asynchronous addition counter
<> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] USBRead

说明：FPGA+USB通信程序VerilogHDL代码-the code of FPGA+USB communication in verilogHDL
<fanmingming> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] image_combine_v

说明：用于在FPGA中实现图像叠加字幕，字符为FPGA内部rom存储的点阵。-combine word on video stream in FPGA
<夏思宇> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] uart19200

说明：uart串并转换bps19200 pra-uwr write_trige rxclk recv_finish clk 50MHz ref 25Mhz when bps=19200
<王进才> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] run_led

说明：verilog顺序操作实现三个LED灯轮流闪烁，产生流程等的效果。-verilog sequential operations to achieve three LED lights flashing alternately, processes, etc. to produce results.
<陈忠德> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] key_detect

说明：由verilog编写的简单的按键消抖模块。主要是由“电平检查模块”和“10ms延迟模块”组合合成。-Verilog prepared by the simple key debounce module. Mainly synthesized by a combination of level examination module and module 10ms delay
<陈忠德> 在 2024-10-16 上传 | 大小：2048 | 下载：0