[VHDL编程] S6_VGA_change

说明：verilog源代码，quartusII工程。程序实现VGA时序。控制VGA显示器输出图形。在quartusII中客直接运行，-Verilog source code, quartusII works. Procedures to achieve VGA timing. VGA graphics display control output. QuartusII in the direct run-off,
<李晨> 在 2024-11-19 上传 | 大小：2.45mb | 下载：0

[VHDL编程] vga

说明：基于Spartan-3E FPGA开发板 vga显示设计-Spartan-3E FPGA based development board vga display design
<严慧> 在 2024-11-19 上传 | 大小：2.46mb | 下载：0

[VHDL编程] QUARTUSII

说明：QUARTUSII使用简介，介绍如何初步使用QUARTUSII，帮助快速上手进行程序调试和编写-QUARTUSII use profiles, how to initially use QUARTUSII, to help get started quickly for debugging and writing
<kelly> 在 2024-11-19 上传 | 大小：2.45mb | 下载：0

[VHDL编程] 2c8q208SRAM

说明：FPGA开发板的SRAM测试程序，希望可以帮助大家-SRAM test program of the FPGA development board, hope we can help
<王国> 在 2024-11-19 上传 | 大小：2.45mb | 下载：0

[VHDL编程] sdr_sdram

说明：用FPGA实现SDRAM的控制，主要是将SDRAM的时序搞懂，这个很好做出来了。-Using FPGA realize SDRAM control, mainly the SDRAM timing out, this is very good do.
<hanbo> 在 2024-11-19 上传 | 大小：2.45mb | 下载：0

[VHDL编程] sdram_mdl

说明：基于verilog的SDRAM读写控制,源自特权同学-SDRAM controller use to read or write base on verilog，it is from teqian
<gaopeng> 在 2024-11-19 上传 | 大小：2.45mb | 下载：0

[VHDL编程] amerikan

说明：This an hours Verilog-This is an hours Verilog
<fakher> 在 2024-11-19 上传 | 大小：2.46mb | 下载：1

[VHDL编程] xilinx-tcl

说明：Xilinx脚本约束手册，从官方直接拿到的，对Xilinx FPGA开发很有用的。-Xilinx tcl handbook, directly got Xilinx。
<程云> 在 2024-11-19 上传 | 大小：2.45mb | 下载：0

[VHDL编程] e10

说明：清华大学电子工程系 帧同步器设计实验报告 起始状态定为失步态，通过帧同步码来判断帧的正确性。判断正确则进入预同步态。然后再连续判断两次帧同步码，正确则进入同步态。如果随后的帧的帧头是错误的，则进入保持态以防误码造成的错误。只有在连续发现三次帧头错误才返回失步态。-Electronic Engineering, Tsinghua University, fr a me synchronizer design experiments s
<夏冬> 在 2024-11-19 上传 | 大小：2.46mb | 下载：0

[VHDL编程] uart

说明： verilog 编写的FPGA串口报文收发程序，带奇偶校验位，并含有DS18B20温度传感器驱动程序，可以自行设置波特率.-verilog prepared by the FPGA serial transceiver procedures packets with parity, and contains a temperature sensor DS18B20 driver, you can set the baud rate y
<杨杰> 在 2024-11-19 上传 | 大小：2.45mb | 下载：0

[VHDL编程] S6_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本模块是计算机运算器模块（S6）实现运算器相关功能 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mu
<xiaobei> 在 2024-11-19 上传 | 大小：2.45mb | 下载：0

[VHDL编程] Chapter4

说明：通信IC设计配套的第四章代码，供学习参考使用The codes of Chapter3 of《Communication IC Design》-The codes of Chapter4 of《Communication IC Design》
<许唐凯> 在 2024-11-19 上传 | 大小：2.45mb | 下载：0