[VHDL编程] 3239crc_verilog

说明：用verilog语言开发的一段VHDL协议的代码，仅供参考交流，写的比较简单-Verilog language development for some VHDL code of the agreement, are for reference only exchange, is relatively simple to write
<zql> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] VGA_VHDL

说明：VGA 视频 VHDL 原代码, 当然你需要FPGA板去调试改变. 仅仅看作好的原始参考-VGA video VHDL source code, of course, you need to FPGA board to debug changed. Merely as good the original reference
<Scott Reed> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] key_scan

说明：按键消抖！verilog版本的，延时程序，已经过测试-Key debounce verilog version, the delay procedure has been tested
<追风> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] mux16

说明：16位乘法器的verilog实现，可以通过仿真，采用的是移位的方法。-16-bit multiplier verilog achieve, through simulation, using the shift method.
<shaojian> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] UART8_Receiver

说明：自己编写的带有FIFO的UART串口接收模块，代码通过状态机实现-I have written to the FIFO UART serial receiver module code by the state machine.
<wangzhongwei> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] KEY_LED

说明：一个入门级的程序，按键点亮led的程序！初学可以下载下来参考~-light led
<李木> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] fenpin

说明：实现了1到62553的任意分频，且文件中包含测试文件，是个不错的选择。-1-62553 any divide the file containing the test file, is a good choice.
<张学仁> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] gun

说明：一个LED数码管电子钟，涉及计数器，动态扫描-LED digital tube electronic clock, involved in counter, dynamic scanning
<黎明> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_test

说明：FPGA的spi程序，可完全模拟出spi核，而且通用性好，无BUG-Spi procedures of the FPGA can be completely simulated the spi nuclear, and versatility, no BUG
<胡光耀> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] tesetbenchram

说明：本资料适合于初学者使用， 主要举例了测试代码的范例，以及正确的测试代码-The data is suitable for beginners to use, the main example test code examples, as well as the correct test code
<pxxiu> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] code

说明：32位全加器 使用verilog写的硬件描述语言，xilinx芯片上运行过-32bits full adder
<许阳> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR

说明：采用加法树设计8位乘法器，具有流水线结构7阶FIR滤波器，输入序列信号字长4位表示，并且是无符号数。(An adder tree is used to design the 8 bit multiplier, which has a pipelined 7 order FIR filter. The input sequence signal is 4 bits, and it is an unsigned number.)
<mofeizq> 在 2024-11-20 上传 | 大小：1kb | 下载：0