[VHDL编程] code

说明：32bits流水线加法器，verilog语言的，xilinx公司芯片上运行通过-The 32bits pipelined adder verilog language, xilinx chip run through
<许阳> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] daima

说明：32bits进位选择加法器，verilog语言的，xilinx公司芯片上运行通过-The 32bits carry select adder verilog language, xilinx chip run through
<许阳> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] code

说明：32bits补码加法器，verilog语言的，xilinx公司芯片上运行通过-The 32bits complement adder verilog language, xilinx chip run through
<许阳> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog

说明：全数字锁相环的verilog源代码，用于FPGA开发全数字锁相环-DPLL verilog source code for FPGA development DPLL
<wangxin> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] yj

说明：开发板的引进配置文件，对学习开发板如何配置引进有很大的帮助。-The introduction of the configuration file development board, the introduction of a great help in learning how to configure the development board.
<zhaorongjian> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] bitsynchro

说明：自己写的位同步实验程序参考，该算法需要发送和接收方的频率比较稳定时，可以很快地达到位同步，且十分稳定。位同步是通信技术的基础之一，希望对大家学习有所帮助。-The program is a reference used for bitsynchro writed by myself.When the both send s and receive s frequency are stable,the program can reach
<任> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：Verilog语言编写分频器，用于数字竞赛式抢答器的设计模块之一-The Verilog language divider for digital contest Responder design module one
<zhuojun chen> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] decoder

说明：Verilog编写数字编码器，还有激励输入的代码-Verilog prepared encoder, as well as excitation input code
<zhuojun chen> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：A 4 bit counter. In the testbench I combine three counters into one. Verilog codes with testbench.
<cry> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] reg_bank

说明：A register bank with the function of output=input when enable is true. Also having a reset function
<cry> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] alu

说明：An ALU with two inputs a and b and four basic ALU functions: output=a+1 or a+b+1 or b or a+b. Using a 2 bit input "sel" to select one function.
<cry> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] my_fir

说明：Verilog 写的FIR滤波器，modelsim仿真通过-Verilog write FIR filter, modelsim simulation through
<韩帅> 在 2024-11-20 上传 | 大小：1kb | 下载：0