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[VHDL编程VIRTEX2-SDK-H

说明:FPGA VIRTEX2 板子上做演化硬件的时候SDK中的C文件一部分-FPGA VIRTEX2 H
<陈芹芹> 在 2024-11-20 上传 | 大小:1kb | 下载:0

[VHDL编程VIRTEX2-ISE-VHDL

说明:XILINX virtex5 板子上做演化硬件时ISE 12.1中的硬件构架语言描述-XILINX virtex5 VHDL
<陈芹芹> 在 2024-11-20 上传 | 大小:1kb | 下载:0

[VHDL编程PR-QMF

说明:实现基于matlab的QMFB的完全重建,是一篇经过仿真且经过测试的正确的代码,可用价值比较高。-Based on matlab QMFB the completely rebuilt, is a through simulation and tested the correct code, can be relatively high value.
<yang> 在 2024-11-20 上传 | 大小:1kb | 下载:1

[VHDL编程counter

说明:将50MHz时钟信号分频为1Hz,对1Hz方波信号进行计数,并利用4连体数码管进行动态显示-50MHz clock signal at a frequency of 1Hz, to count the 1 Hz square wave signal, and using 4 Siamese digital tube dynamic display
<君君> 在 2024-11-20 上传 | 大小:1kb | 下载:0

[VHDL编程register_test

说明:This a vhdl code for tseting the colour gen code for fpga-This is a vhdl code for tseting the colour gen code for fpga
<usha> 在 2024-11-20 上传 | 大小:1kb | 下载:0

[VHDL编程simple_test

说明:This a vhdl code for colour converter fpga code for testing shape_gen code-This is a vhdl code for colour converter fpga code for testing shape_gen code
<usha> 在 2024-11-20 上传 | 大小:1kb | 下载:0

[VHDL编程wr_rd_all_registers_test

说明:This a vhdl code for colour converter fpga code for testing write and read transfers code-This is a vhdl code for colour converter fpga code for testing write and read transfers code
<usha> 在 2024-11-20 上传 | 大小:1kb | 下载:0

[VHDL编程intf_wrapper

说明:This a vhdl code for router code for testing write and read transfers code-This is a vhdl code for router code for testing write and read transfers code
<usha> 在 2024-11-20 上传 | 大小:1kb | 下载:0

[VHDL编程divisor_frecuencia

说明:its a divider clock. its possible select the frequency based in a master clock
<edgar> 在 2024-11-20 上传 | 大小:1kb | 下载:0

[VHDL编程files

说明:floating point testbench
<niveditha> 在 2024-11-20 上传 | 大小:1kb | 下载:0

[VHDL编程jiaotong

说明:用xilinx的spartan3做的红绿交通灯,带有夜间模式-With of xilinx spartan3 do red and green traffic lights with night mode
<赖宗普> 在 2024-11-20 上传 | 大小:1kb | 下载:0

[VHDL编程music

说明:用Verilog HDL编写的音乐彩灯程序-Music Lantern program written using Verilog HDL
<wenyangzeng> 在 2024-11-20 上传 | 大小:1kb | 下载:0
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