[VHDL编程] cpu2

说明：实现简单的CPU系统，包括ALU,MAR,MBR,PC,IR,CU,BR等模块，可以实现简单的指令，如加减乘，逻辑/循环移位，与或非等-Achieve a simple CPU system, including the ALU, MAR, MBR, PC, IR, CU, BR and other modules, you can achieve a simple instruction, such as addition and s
<刘毅> 在 2024-11-20 上传 | 大小：1.71mb | 下载：0

[VHDL编程] CPU

说明：不同方法实现的CPU系统。同样支持加减乘，逻辑/算术移位，与或非等建议指令。-Different methods to achieve CPU system. Also supports, subtraction, multiplication, logic/arithmetic shift, and the like or recommend instruction.
<刘毅> 在 2024-11-20 上传 | 大小：8.46mb | 下载：0

[VHDL编程] Trouble-Free-Switching-Between-Clocks

说明：Asynchronously selecting between two clock sources can easily produce glitches that cause unreliable system behavior. The circuit diagrammed here avoids these problems.
<kiam> 在 2024-11-20 上传 | 大小：182kb | 下载：0

[VHDL编程] Demultiplexing-200-MHz-Data-Streams

说明：Modern serial data protocols (e.g., FireWire, SONET, ATM, T4) sometimes require clocks that are faster than maximum FPGA global clock speeds. To solve this problem, the incoming clock (200 MHz in the example be
<kiam> 在 2024-11-20 上传 | 大小：57kb | 下载：0

[VHDL编程] project_1

说明：单车测速仪，利用霍尔效应原件测出一定时间内车轮转过的周数，从而计算得到速度。并在数码管上显示-Bicycle speedometer, the original use of the Hall effect to measure the number of weeks the wheels turn within a certain time, so that the calculated speed. And displayed on
<李平> 在 2024-11-20 上传 | 大小：4.92mb | 下载：0

[VHDL编程] multiselectors-and-comparators

说明：本压缩包包括四选一多路选择器、1位二进制比较器、2选1多路选择器、4位等值比较器、D触发器和奇偶校验电路-1 in 4 multiselector，D trigger,1 in 2 selector, 4 bit comparator, parity checking, 1bit comparator.
<谢谢> 在 2024-11-20 上传 | 大小：3kb | 下载：0

[VHDL编程] finite-state-machine

说明：有限状态机，程序基本框架，需用户自行添加状态转换条件等-finite state machine
<谢谢> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] asynchronous-counter

说明：4个触发器构成的异步计数器,采用VHDL语言描述-asynchronous counter
<谢谢> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] encoder-and-decoder

说明：编码器和译码器，包含一个8线-3线优先编码器和一个3线-8线译码器。-encoder and decoder
<谢谢> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] digital-clock

说明：数字时钟程序，实现年月日时分秒的计时，用于Altera 内置处理器-digital clock
<谢谢> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] 8b10b_encdec_latest.tar

说明：this a vhdl code to simulate 8b/10b encoder and decoder with a test bench-this is a vhdl code to simulate 8b/10b encoder and decoder with a test bench
<zaki-sammani> 在 2024-11-20 上传 | 大小：132kb | 下载：0

[VHDL编程] verilog-juanjima

说明：卷积码是一种重要的前向纠错信道编码方式，其纠错性能常常优于分组码，且(2,1,7)卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog  HDL语言设计出(2,1,7)卷积码的编码器模块和基于Viterbi算法的译码器模块，译码器采用全并行结构，译码速度快-Convolutional code is an important forward error correcti
<邓博于、> 在 2024-11-20 上传 | 大小：10kb | 下载：1