[VHDL编程] stack_16x8

说明：VHDL语言写的16x8堆栈模块设计，存储器全满时给出信号并拒绝继续存入；读出时按后进先出原则；存储数据一旦读出就从存储器中消失；有相应的testbech文件，经测试可用。对小型设计很有用！欢迎下载交流学习。-Write VHDL 16x8 stack module design, memory signal is given full and refused to continue the deposit readout LIFO
<电工> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] div

说明：两个3位二进制数的除法，结果（整数商）输出到数码管显示-verilog multply
<晓珊> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog_Manchester

说明：verilog—Manchester 极为简单的曼彻斯特编解码 verilog实现 分为编码和解码两个部分 通过自己测试 同步异步均正常收发-extremely simple verilog-Manchester Manchester codec verilog achieve synchronization through their own test is divided into two parts of the encodi
<摩托> 在 2024-11-20 上传 | 大小：1kb | 下载：1

[VHDL编程] lcd_init

说明：用Verilog HDL编写的LCD显示屏刷屏程序-LCD display refresh program written using Verilog HDL
<fensezhufu> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] ade

说明：Verilog code for modified serial multiplier
<arev> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Adder

说明：8bit low power pipelined adder-8bit low power pipelined adder
<arev> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] viterbi-deoder

说明：viterbi decoder with constraint length 7,4
<arev> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] booth.vhd

说明：this the source code for booth s multiplier. used to low power dsp architecture.-this is the source code for booth s multiplier. used to low power dsp architecture.
<nathan> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] code

说明：可编程器件课程实验相关代码。硬件描述语言中不同的描述，会综合出不同的硬件电路。-The programmable device curriculum experiments relevant code. The descr iption of the hardware descr iption language, will be integrated hardware circuit.
<丁海蛟> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] pnsequence.v

说明：pn sequence generator in verilog
<pavanteja> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] frequency---base-on-verilog

说明：基于verilog的数字频率计设计(源码)-frequency design base on verilog
<afei> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] shouhuo

说明：自动售货机具备投币找零功能，并用LED数码管显示金额-Coin-operated vending machines have change for function, LED digital tube display amount
<牛旭> 在 2024-11-20 上传 | 大小：1kb | 下载：0