资源列表

« 1 2 ... .97 .98 .99 .00 .01 402.03 .04 .05 .06 .07 ... 4311 »

[VHDL编程CPLD_raoma

说明:基于CPLD的扰码与解扰码器的设计,扰码用M序列实现,m序列级数和频率可选-CPLD based on the scrambling code and Descrambling codec design, scrambling code sequence with M realize, m sequence of series and frequency optional
<梁奔山> 在 2024-11-20 上传 | 大小:39kb | 下载:0

[VHDL编程niosII_minu_system

说明:nios核入门上手最简单的教程,一学就会,无痛入门。-Nios nuclear entry of the tutorial to use the simplest, one school will be, painless entry.
<梁奔山> 在 2024-11-20 上传 | 大小:903kb | 下载:0

[VHDL编程alteraexample

说明:CPLD/FPGA常用模块与综合系统设计实例光盘程序-CPLD/FPGA module with commonly used integrated system design example CD-ROM program
<> 在 2024-11-20 上传 | 大小:16.65mb | 下载:0

[VHDL编程dds_good

说明:采用DDS技术的波形发生器,FPGA实现。-The use of DDS technology waveform generator, FPGA realization.
<> 在 2024-11-20 上传 | 大小:499kb | 下载:0

[VHDL编程generalFIFO

说明:通用FIFO的VHDL编程 字深和字长可以自己设计
<danny> 在 2024-11-20 上传 | 大小:1kb | 下载:0

[VHDL编程FPGA_design

说明:FPGA视频控制器设计,FED驱动控制系统的研制与FPGA设计 -Video controller FPGA design, FED-driven control system design and FPGA
<雅兰> 在 2024-11-20 上传 | 大小:1.94mb | 下载:0

[VHDL编程080513154000

说明:并行转串行的VHDL描述:基于FPGA的SPI发送模块的设计-Parallel to serial VHDL descr iption: Based on the FPGA to send the SPI module
<yaoqinghua> 在 2024-11-20 上传 | 大小:93kb | 下载:0

[VHDL编程altera_solution

说明:altera的timing约束文档,很有帮助-altera of timing constraints files, helpful
<back1202> 在 2024-11-20 上传 | 大小:1.32mb | 下载:0

[VHDL编程DE2_LCM_SRAM_PIC_DISPLAY

说明:NIOS下,将图片显示到液晶屏上去,基于DE2板子的,全硬件实现,现将图片烧到SDRAM,然后可以直接显示到液晶屏。
<刘赛> 在 2024-11-20 上传 | 大小:1.18mb | 下载:0

[VHDL编程DS18B20FPGA

说明:VHDL设计的ds18b20的测温程序,欢迎测试请不要直接复制,可能不好显示。-VHDL design of the measurement procedures DS18B20 welcome Please do not directly copy the test may not show.
<aaaa> 在 2024-11-20 上传 | 大小:7kb | 下载:0

[VHDL编程ADC0809_VHDL_ctrl

说明:VHDL控制ADC0809芯片,实现AD转化及采集后数据的读写。-VHDL control ADC0809 chip realize after AD conversion and acquisition of reading and writing data.
<zhou129> 在 2024-11-20 上传 | 大小:4kb | 下载:0

[VHDL编程electoniclock

说明:摘 要: 数字密码锁主要完成上锁、密码输入、密码核对、开启电锁、密码修改等功能.数字密码锁的设计电路主要包括 11 个模块 ,各模块由相应的 VHDL 程序具体实现并分别进行了 MAX + PLUS II 时序仿真. 最后 ,在 MAX + PLUS Ⅱ环境下进行了整体电路的模拟仿真 ,结果表明 ,整个设计满足要求.
<孙光华> 在 2024-11-20 上传 | 大小:696kb | 下载:0
« 1 2 ... .97 .98 .99 .00 .01 402.03 .04 .05 .06 .07 ... 4311 »

源码中国 www.ymcn.org