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[VHDL编程] dingshijishu.vhd
说明:基于VHDL语言环境的定时计数程序,可进行简单的定时计数,供大家改进开发。-Simple timer count timer count program based on the VHDL language environment for improved development.<宋喜望> 在 2024-11-20 上传 | 大小:1kb | 下载:0
[VHDL编程] sram_bridge
说明:多用户访问SRAM,使用开关切换,包括数据总线和控制信号,fpga总线桥-Multi-user access to SRAM, switching, and includes a data bus and control signal, FPGA bus bridge<王明新> 在 2024-11-20 上传 | 大小:1kb | 下载:0
[VHDL编程] m_4_generater
说明:m序列发生器,verilog hdl语言 ,4位-m-sequence generator, verilog hdl language 4<马俊汉> 在 2024-11-20 上传 | 大小:1kb | 下载:0