[VHDL编程] spi

说明：spi原理的详细说明及verilog实现(SPI principle and its implemetation in verilog HDL)
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[VHDL编程] AD9512_coe

说明：AD9512 提供多路输出时钟分配功能，输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristi
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[VHDL编程] AD9512_ISE

说明：AD9512提供多路输出时钟分配功能，输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristic
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[VHDL编程] lab2

说明：Verilog lab2 is used for learning vivado
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[VHDL编程] lab4

说明：Verilog lab4 is used for learning vivado
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[VHDL编程] lab5

说明：Verilog lab5 is used for learning vivado
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[VHDL编程] 04_led_test

说明：verilog 入门 流水灯verilog 入门 verilog 入门 verilog 入门(verilog led test xilinx)
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[VHDL编程] 05_key_test

说明：fpga key test 入门 xilinx 黑金的板子(fpga key test xilinx)
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[VHDL编程] 07_uart_test

说明：fpga 串口 Verilog 黑金的板子，入门(fpga uart test xilinx)
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[VHDL编程] 11_ddr3_test

说明：fpga ddr3 sdram verilog 黑金的板子(fpga ddr3 sdram verilog)
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[VHDL编程] 13_usb_test

说明：fpga usb2.0 cy7c68013 黑金的板子(fpga usb2.0 cy7c68013)
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[VHDL编程] syn_dp_fifo.v

说明：同步双端口FIFO, 可同时读写，FIFO深度宽度可通过参数配置，带SV断言测试。(Dual Port Synchronization FIFO for ASIC/FPGA)
<junkaizhan > 在 2024-11-13 上传 | 大小：1kb | 下载：0