资源列表
[VHDL编程] svpwm_full_nios
说明:实现verilog的svpwm 对于算法开发有很好的帮助。。希望大家多多学习了。(Implementation of verilog svpwm for the development of the algorithm has a very good help. The I hope you learn a lot.)<头上两只角 > 在 2024-11-11 上传 | 大小:14.13mb | 下载:0
[VHDL编程] 08_lwip
说明:zynq7000 下 lwip例程,经过测试,好用(zynq7000 lwip program)<shelihuang > 在 2024-11-11 上传 | 大小:52.34mb | 下载:0
[VHDL编程] DDS波形发生器
说明:DDS波形生成器verilog语言书写(FPGA型号cy4以上)(DDS generate verilog)<jacktk@buaa.edu.cn > 在 2024-11-11 上传 | 大小:386kb | 下载:0
[VHDL编程] Digital_clock
说明:教程 基于FPGA的智能闹钟,控制NOKIA5110(Intelligent alarm clock based on FPGA, control N O K I A 5110)<Terence Zhao > 在 2024-11-11 上传 | 大小:622kb | 下载:0
[VHDL编程] verilog_curr_design
说明:基于Verilog的乒乓球游戏机,由按键代替发接球(Table tennis game machine based on Verilog language, using the buttons to serve and catch..)<柴老师 > 在 2024-11-11 上传 | 大小:952kb | 下载:0
[VHDL编程] 实验二 DDS实验
说明:FPGA 实验程序 DDS 实验程序(FPGA PROCEDURE SHANDONG UNIVERSITY)<mengxingdeyu > 在 2024-11-11 上传 | 大小:16.03mb | 下载:0
[VHDL编程] Synchronous FIFO
说明:用16*8 RAM实现一个同步先进先出(FIFO)队列设计。由写使能端控制该数据流的写入FIFO,并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示(mplementation of a synchronous first in first out (FIFO) queue design with 16*8 RAM. A write FIFO that con<渔火 > 在 2024-11-11 上传 | 大小:258kb | 下载:0
[VHDL编程] ug_altlvds
说明:altera lvds 官方使用指南 2016年8月15日版本(altera lvds 2016-8-15)<下载一年 > 在 2024-11-11 上传 | 大小:1.47mb | 下载:0
[VHDL编程] SystemVerilog
说明:有三篇systemVerilog的经典书,对学习很有帮助(There are three classic books of SystemVerilog, helpful for learning)<trixie > 在 2024-11-11 上传 | 大小:13.94mb | 下载:0
[VHDL编程] eetop.cn_UVM
说明:UVM 的 入门实例,一个完整的能够跑通的实例。其中包括DUT代码,Testbench代码,(UVM entry example, a complete example of running through. These include the DUT code, the Testbench code,)<西麦 > 在 2024-11-11 上传 | 大小:2.9mb | 下载:0