[VHDL编程] spi_vip

说明：SPI verifcation in sv
<nani426 > 在 2024-10-09 上传 | 大小：231424 | 下载：0

[VHDL编程] SRAM_code

说明：SRAM code in verilog
<nani426 > 在 2024-10-09 上传 | 大小：3072 | 下载：0

[VHDL编程] DE1_TOP

说明：ad转换DE1板子，14位AD，并行AD转换(AD conversion DE1 board, 14 bit AD, parallel AD conversion)
<loser_pl > 在 2024-10-09 上传 | 大小：3072 | 下载：0

[VHDL编程] snake

说明：Gradient Vector Flow (GVF) snake is one kind of active contours - curves that can move within images to find the boundaries of objects. 3D active contours are also known as deformable models. GVF snake begins with calcul
<jeffsantana > 在 2024-10-09 上传 | 大小：232448 | 下载：0

[VHDL编程] program

说明：Built in self test to such that it generates non redundant inputs to tester using the concept of galois based primitive polynomial.
<Bela > 在 2024-10-09 上传 | 大小：7168 | 下载：0

[VHDL编程] led4

说明：数码管动态显示，显示的字符大概14位，动态扫描时间1ms，还是挺好用的(Digital tube dynamic display)
<小白兄弟 > 在 2024-10-09 上传 | 大小：39950336 | 下载：0

[VHDL编程] New folder

说明：clock div testbench design and frquency division
<Bharadwaj > 在 2024-10-09 上传 | 大小：3072 | 下载：0

[VHDL编程] Verilog HDL program

说明：文件详细讲述了使用XILINX产FPGA在ISE平台开发的方法，介绍了Modelsim，chipscope,textbench等仿真方法，并含大量实例以及源代码(File details on the use of XILINX produced FPGA in the ISE platform development methods, introduced the Modelsim, chipscope, textbench and
<没伞的孩子 > 在 2024-10-09 上传 | 大小：11567104 | 下载：0

[VHDL编程] encoder_clk

说明：精确实现奇数分频，将FPGA开发板提供的25MHZ时钟分频为1MHZ，内含测试文件(Accurate realization of odd frequency division, the FPGA development board provides 25MHZ clock frequency divided into 1MHZ, containing test files)
<没伞的孩子 > 在 2024-10-09 上传 | 大小：540672 | 下载：0

[VHDL编程] 9959_1chan

说明：对ADI公司的AD9959芯片编程，实现SPI通信(ADI company AD9959 chip programming, SPI communication)
<没伞的孩子 > 在 2024-10-09 上传 | 大小：1245184 | 下载：0

[VHDL编程] sp6ex15

说明：SRAM读写测试，每秒进行一次单字节SRAM读写，使用chipscope观察时序波形(SRAM read and write test, a single byte SRAM read and write every second, using chipscope to observe the timing waveform)
<没伞的孩子 > 在 2024-10-09 上传 | 大小：4688896 | 下载：0

[VHDL编程] Digital_Clock

说明：用verilog写的数字时钟代码，亲测可用，可自行编写test bench进行仿真(Written in Verilog digital clock code, pro test available, you can write your own test bench for simulation)
<一寸光阴 > 在 2024-10-09 上传 | 大小：2048 | 下载：0