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[VHDL编程QPSK_v

说明:1-bit QPSK code for verilog.
<Kashif> 在 2024-11-13 上传 | 大小:100kb | 下载:0

[VHDL编程DIGITAL-PID

说明:Use verilog language design DIGITAL-PID source
<> 在 2024-11-13 上传 | 大小:1010kb | 下载:0

[VHDL编程20161227_sf

说明:AES加密算法中的列混合模块的FPGA实现源代码,采用Verillog语言,在软件Quartus II上综合-AES encryption algorithm in the FPGA column hybrid module implementation source code, using language Verillog integrated in the Quartus II software
<柳广兴> 在 2024-11-13 上传 | 大小:129kb | 下载:0

[VHDL编程20161122_ff

说明:MD5认证部分的第一轮中包含F函数的一次操作的FPGA实现源代码,采用Verilog,在Quartus II上综合-MD5 authentication part of the first round contains an F function of the operation of the FPGA implementation of the source code, using Verilog, integrated in the
<柳广兴> 在 2024-11-13 上传 | 大小:319kb | 下载:0

[VHDL编程20161122_gg

说明:MD5认证部分的第二轮中包含G函数的一次操作的FPGA实现源代码,采用Verilog,在Quartus II上综合-FPGA contains one operation in the second round of the G function MD5 authentication component implementation source code, using Verilog, synthesis in Quartus II
<柳广兴> 在 2024-11-13 上传 | 大小:314kb | 下载:0

[VHDL编程20161203_hh

说明:MD5认证部分的第三轮中包含H函数的一次操作的FPGA实现源代码,采用Verilog,在Quartus II上综合-FPGA third round included H functions in one operation MD5 authentication component implementation source code, using Verilog, synthesis in Quartus II
<柳广兴> 在 2024-11-13 上传 | 大小:289kb | 下载:0

[VHDL编程20161203_ii

说明:MD5认证部分的第四轮中包含I函数的一次操作的FPGA实现源代码,采用Verilog,在Quartus II上综合-The fourth round MD5 authentication section contains FPGA one operation I Functions of the source code, using Verilog, synthesis in Quartus II
<柳广兴> 在 2024-11-13 上传 | 大小:301kb | 下载:0

[VHDL编程TEST1

说明:在本实验中,用三个按键开关来表示 1 位全加器的三个输入( Ai、 Bi、 Ci); 用二个 LED 来表示 1 位全加器的二个输出( Si, C)。通过输入不同的值来观察输 入的结果与 1 位全加器的真值表(表 1-1)是否一致。-In this experiment, three button switches to represent three input a full adder (Ai, Bi, Ci) two b
<小方> 在 2024-11-13 上传 | 大小:273kb | 下载:0

[VHDL编程test2

说明:1、用 VHDL 语言的不同语句分别描述任务选择器,并通过编译仿真比较不同语 句描述的区别。 2、通过仿真下载并通过硬件验证实验结果。-1, different statements are described in VHDL language task selector, and distinguished by comparing different statements compiled simulation descri
<小方> 在 2024-11-13 上传 | 大小:876kb | 下载:0

[VHDL编程test3

说明:本实验的任务就是利用 Quartus II 软件的文本输入,产生一个基本触发器, 触发器的形式可以是与非门结构的,也是可以或非门结构的。实验中用按键模块 的用键 7 和键 8 来分别表示 R 和 S,用 LED 模块的 LED D1 和 LED D2 分别表示 Q 和Q 。在 R 和 S 满足式( 2)的情况下,观察 Q 和Q 的变化。-The experiment task is to use Quartus II sof
<小方> 在 2024-11-13 上传 | 大小:223kb | 下载:0

[VHDL编程test4

说明:本实验要求完成一个二十进制的计数器,并且通过数码管进行静态显示。在 实验中时, 选择系统时钟作为输入时钟( clk),,用两个按键输入, 当键 8 高电平, 进行复位,当键 8 低电平,键 7 高电平时,进行时能计数,所计的数在数码管上 进行显示。-This experiment requires the completion of a two-decimal counter and through digital stat
<小方> 在 2024-11-13 上传 | 大小:266kb | 下载:0

[VHDL编程test5

说明:本实验要求完成的任务是在时钟信号的作用下,通过输入的键值在数码管上 显示相应的键值。在实验中时,数字时钟选择 1KHZ 作为扫描时钟,用四个拨动 开关做为输入,当四个拨动开关置为一个二进制数时,在数码管上显示其十六进 制的值。 实验箱中的拨动开关与 FPGA 的接口电路,以及拨动开关 FPGA 的管脚连 接在实验一中都做了详细说明,这里不在赘述。-The experiment required to complete t
<小方> 在 2024-11-13 上传 | 大小:358kb | 下载:0
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