[VHDL编程] VERILOG1

说明：基于FPGA的cordic算法的verilog初步实现,可以学习学习，其中也有程序解释。-FPGA based on the CORDIC algorithm Verilog initial implementation, you can learn to learn, which also has a program to explain.
<闫浪涛> 在 2025-04-23 上传 | 大小：81kb | 下载：0

[VHDL编程] ZedBoardyuanlitu

说明：zedboard原理图详细，PCB板焊接方便，每个接口表明清楚。-Zedboard schematic in detail, PCB board welding is convenient, each interface that clearly.
<翟福伟> 在 2025-04-23 上传 | 大小：1.74mb | 下载：0

[VHDL编程] divider1-(3)

说明：Code for divider is written in Verilog where divider and dividend both are of 8 bits. Division is done using continuous subtraction method until the divisor becomes greater or equal to dividend.
<bcd> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] encoder

说明：The code for 8 to 3 encoder is written in Verilog language.
<bcd> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] convolution

说明：Source code for convolution of two complex number is written in Verilog language
<bcd> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl

说明：vhdl program vhdl programs with result device summary
<Hemant Kumar> 在 2025-04-23 上传 | 大小：94kb | 下载：0

[VHDL编程] xilinx_pcie_core_data

说明：XILINX PCIe核的文档说明及应用策略，文档有笔记，重点地方有注释标记，希望对初学者有帮助！-xilinx pcie core document and application strategy.and in the pdfs,there are notes after reading.
<wuqi> 在 2025-04-23 上传 | 大小：74.78mb | 下载：0

[VHDL编程] uart_tx

说明：基于verilog的uart发送模块，具有可选择的奇偶校验功能，经过modelsim仿真可用。-Based on the uart verilog transmit module with selectable parity function, available through modelsim simulation.
<Liu> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_rx

说明：基于verilog的uart接收模块，16倍波特率采样，具有可选择奇偶校验功能，仿真成功。-Based verilog the uart receiver module, sampling 16 times the baud rate, parity function with selectable, successful simulation.
<Liu> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] sigma-delta-modulator

说明：实现SIGMA-DELTA Modulator的veriolog代码-sigma-delta moudulator for RFPLL
<zhangzezhi> 在 2025-04-23 上传 | 大小：3kb | 下载：0

[VHDL编程] ic_synthesis_based_ARM_lectures

说明：ic synthesis based ARM lectures
<st> 在 2025-04-23 上传 | 大小：6.97mb | 下载：0

[VHDL编程] lab16

说明：verilog HDL，秒表设计,数字系统设计实验-verilog HDL，design a watch, digital system design
<谢馨阳> 在 2025-04-23 上传 | 大小：7.29mb | 下载：0