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[VHDL编程gamethree

说明:内嵌BRAM设计LIFO堆栈。功能如下:具有先进后出的堆栈功能。此LIFO堆栈具有两个按键(write, read),按下write键后,开始输入数据data0-data3;按下read键后,7段数码管开始倒序显示data3-data0(十进制)。(内加vga显示数据,不附带图片)-Embedded BRAM design LIFO stack. Function as follows: after having advanced ou
<XiaoLiuMang> 在 2024-11-13 上传 | 大小:9kb | 下载:0

[VHDL编程gamefive

说明:高精度小数除法器设计与实现。 在FPGA开发板上实现小数除法器,输入输出信号N_in [15:0], D_in[15:0],N_in[15:0]小于D_in,即被除数小于除数,输出商Q_out[15:0]中Q[15]一定为0,Q[14:0]为商的小数部分。输入和计算结果通过VGA显示。-Precision fractional divider design and implementation. In the FPGA develo
<XiaoLiuMang> 在 2024-11-13 上传 | 大小:14kb | 下载:0

[VHDL编程LZSS

说明:Lempel–Ziv–Storer–Szymanski compression encoder verilog code
<Lin> 在 2024-11-13 上传 | 大小:2kb | 下载:0

[VHDL编程FAS

说明:Frequency Analysis System verilog code
<Lin> 在 2024-11-13 上传 | 大小:3kb | 下载:0

[VHDL编程Judgment-leap-year-by-Verilog

说明:Verilog的闰年实现,已经在数码管显示中正确实现-Verilog realize the leap year, has been correctly implemented in the digital display
<xiao heshang> 在 2024-11-13 上传 | 大小:158kb | 下载:0

[VHDL编程key_xiaodou

说明:这是消除抖动源代码的关键,适合刚刚学习vhdl的新手,按键消抖是需要掌握的一课-This is the key to eliminate shaking the source code, suitable for just learning vhdl novice, key to eliminate shaking is a lesson in the need to master
<李子轩> 在 2024-11-13 上传 | 大小:3.16mb | 下载:0

[VHDL编程fpga123456

说明:从一个网友哪里找到的,Verilog十大基本功2(testbench的设计 文件读取和写入操作 源代码)-From a user where to find, Verilog ten basic skills of 2 (testbench design documents to read and write the source code)
<闫浪涛> 在 2024-11-13 上传 | 大小:40kb | 下载:0

[VHDL编程verilog

说明:运用Verilog语言,基于FPGA的key button等开关消抖,按键消抖电路设计。-The use of Verilog language, based on the FPGA key button, such as switching jitter, the key to eliminate jitter circuit design.
<闫浪涛> 在 2024-11-13 上传 | 大小:1kb | 下载:0

[VHDL编程VERILOG1

说明:基于FPGA的cordic算法的verilog初步实现,可以学习学习,其中也有程序解释。-FPGA based on the CORDIC algorithm Verilog initial implementation, you can learn to learn, which also has a program to explain.
<闫浪涛> 在 2024-11-13 上传 | 大小:81kb | 下载:0

[VHDL编程ZedBoardyuanlitu

说明:zedboard原理图详细,PCB板焊接方便,每个接口表明清楚。-Zedboard schematic in detail, PCB board welding is convenient, each interface that clearly.
<翟福伟> 在 2024-11-13 上传 | 大小:1.74mb | 下载:0

[VHDL编程divider1-(3)

说明:Code for divider is written in Verilog where divider and dividend both are of 8 bits. Division is done using continuous subtraction method until the divisor becomes greater or equal to dividend.
<bcd> 在 2024-11-13 上传 | 大小:1kb | 下载:0

[VHDL编程encoder

说明:The code for 8 to 3 encoder is written in Verilog language.
<bcd> 在 2024-11-13 上传 | 大小:1kb | 下载:0
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