[VHDL编程] m_xulie

说明：这是用verilogHDL写的m序列发生器，简单易用，代码非常易读-It is written verilogHDL m sequence generator, easy to use, the code is very easy to read
<Bob> 在 2024-11-19 上传 | 大小：318kb | 下载：0

[VHDL编程] AD_TLC549

说明：这是用verilogHDL写的AD549的FPGA驱动代码，适用于通常的串行AD芯片-It is written in AD549 verilogHDL the FPGA driver code, applicable to the general serial AD chip
<Bob> 在 2024-11-19 上传 | 大小：9.08mb | 下载：0

[VHDL编程] DA_TLC5620

说明：这是用verilog写的基于FPGA的TLC5620串行DA的驱动代码，稍加修改后试用于通常的串行DA的驱动-This is a FPGA-based verilog write driver code TLC5620 serial DA, the latter slightly modified the trial in an ordinary serial DA driver
<Bob> 在 2024-11-19 上传 | 大小：11.15mb | 下载：0

[VHDL编程] xor4b

说明：四为异或门，实现全加器的硬件模块，使用VHDL语言实现，主要适用于初学者实例展示，为初学者提供quartus的实例展示。-4 bits xor gate finished with VHDL language， specifically for greenhands and bachelors who just begin with quartus
<tomassam> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] aaa

说明：24位加法计数器，每一个信号的上升沿将使得计数器加1，实现从0 -1 -2 -3…… -22 - 23的循环计数器。-24 States adding type counter， every rising-edge signal increases the counter, and making sequence 0-1-2-...-22-23 cycled.
<tomassam> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] esjz

说明：60-24 模拟时钟分钟小时计数器。 分钟为60标号的计数器从0-1-2-……58-59 循环往复，完成1个分循环，小时循环计数器加1；小时采用24小时制。-60-24 simulator of a clock, 60 is for minutes, starts 0 increased by 1,and cycle period is 60 once a cycle is finished, the 24 adding-type
<tomassam> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] CPLD_PCIE20140613

说明：本CPLD程序是针对PLX8311的PCIE局部总线状态机程序，可以实现基于PCIE X1的数据通讯，在实际项目中应用通过-The CPLD Program for PLX8311 the PCIE local bus state program, can be achieved based PCIE X1 data communication, in the actual project application by
<不再犹豫> 在 2024-11-19 上传 | 大小：244kb | 下载：0

[VHDL编程] led_shift

说明：在xilinx的ISE上写的LED灯移动的verilog程序-a verilog code for led-shifting which writed with ise 14.2
<xyx> 在 2024-11-19 上传 | 大小：1.43mb | 下载：0

[VHDL编程] Verilog-language-in-ASIC-design

说明：Inout bidirectional port programming based on Verilog language in ASIC design
<刘权> 在 2024-11-19 上传 | 大小：346kb | 下载：0

[VHDL编程] 138

说明：基于FPGA的138译码器的实现，可以实现对应的3线8线译码器的功能，适合初学者使用。-138 decoder based on FPGA implementation can be achieved corresponding 3 line 8 line decoder function, suitable for beginners to use.
<黄兴> 在 2024-11-19 上传 | 大小：563kb | 下载：0

[VHDL编程] mig_7series_v1_9

说明：DDR3控制器源码，针对XilinxFPGA的DDR3控制器的源码，已经验证通过。-DDR3 Controller，complete DDR3 controll，have pass verificaion.
<李> 在 2024-11-19 上传 | 大小：33.97mb | 下载：0

[VHDL编程] paobiao

说明：使用verilog实现跑表计时功能,已经验证过，能够实现功能-Use verilog to achieve run time function
<yang> 在 2024-11-19 上传 | 大小：16.32mb | 下载：0