[VHDL编程] dds_bate4[1].1

说明：在quartus软件下用VHDL语言实现DDS，可产生正弦，余弦，方波，三角波以及锯齿波。-In the Quartus software using VHDL language realize DDS, can generate sine, cosine, square, triangle and sawtooth waves.
<崔浩然> 在 2024-11-18 上传 | 大小：2.88mb | 下载：0

[VHDL编程] cyclone_handbook

说明：Altera 公司生产的FPGA系列中的低端高性能产品cyclone一代用户手册,这个也能从Altera官方网站上下载。-Altera' s FPGA series production of low-end high-performance products cyclone generation, user manuals, this is also downloaded from the Altera website.
<carris> 在 2024-11-18 上传 | 大小：2.87mb | 下载：0

[VHDL编程] DE2_Synthesizer

说明：FPGA VHDL PROGRAM DE2_Synthesizer
<Aleks> 在 2024-11-18 上传 | 大小：2.87mb | 下载：0

[VHDL编程] dds

说明：verilog语言编写，在Quartus II里仿真DDS的产生，包括所有仿真生成的相关文件，-verilog language in the Quartus II DDS in the generation of simulation, including all documents generated by the simulation,
<颜小超> 在 2024-11-18 上传 | 大小：2.87mb | 下载：0

[VHDL编程] muti_final

说明：多时钟周期cpu简单实现,计算机组成实验8-multi circle cpu implement，org of computer lab8
<chen> 在 2024-11-18 上传 | 大小：2.87mb | 下载：0

[VHDL编程] RS-design-on-FPGA

说明：RS算法设计在fpga上的实现文章，很详细-RS design on fpga pdf
<yaoling> 在 2024-11-18 上传 | 大小：2.88mb | 下载：0

[VHDL编程] DDS

说明：DDS正弦波发生模块 基于verilog语言实现 在cycloneii系列FPGA上经过验证 频率步进1khz 共有256个点-The DDS sine wave module based on verilog language achieve in cycloneii series FPGA proven frequency stepping 1khz 256 points
<李> 在 2024-11-18 上传 | 大小：2.87mb | 下载：0

[VHDL编程] ww4820-qiangdaqi

说明：数字电路课程设计，原理图实现设计一个四人抢答器-Digital circuit design, schematic design to achieve a four-Responder
<王威> 在 2024-11-18 上传 | 大小：2.87mb | 下载：0

[VHDL编程] CD1_PHOTO_ABLUM_1280

说明：基于FPGA的数码像册实验，使用了NIOS做文件系统和JPEG图像解码FPGA和SDRAM做了图像缓存-Based on the FPGA digital image book experiment, using the NIOS to do file system and JPEG image decoding FPGA and SDRAM do the image cache
<丁> 在 2024-11-18 上传 | 大小：2.87mb | 下载：0

[VHDL编程] adder_carry_chain

说明：使用verilog语言实现进位链加法器,quartus下编译，并使用modelsim进行了验证，内含carry_chain.v代码文件以及testbench文件-use verilog language,carry_chain adder
<maxiaobo> 在 2024-11-18 上传 | 大小：2.87mb | 下载：0

[VHDL编程] CIC_Filter_Module

说明：数字接收机cic抽取模块 抽取倍数可以选择 包括verilog代码 word文档 matlab仿真 testbench代码(CIC decimation module of digital receiver Extraction multiple can be selected Including Verilog code Word document Matlab simulation Testbench code)
<nokkk > 在 2024-11-18 上传 | 大小：2.87mb | 下载：1

[VHDL编程] urat接收程序

说明：uart串口接收程序，实现基于Rs232传输线的数据的接收。(UART serial receiving program to realize data receiving based on Rs232 transmission line.)
<Thealeh > 在 2024-11-18 上传 | 大小：2.87mb | 下载：0