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[VHDL编程] zengliangPID
说明:pid算法中的增量式pid类型算法,偏差计算模块的详细程序-Type pid algorithm of incremental pid algorithm, deviation calculation module of the program in detail<孙伟> 在 2024-11-18 上传 | 大小:1kb | 下载:0
[VHDL编程] DDR-SDRAM-Controller
说明:DDR SDRAM控制器verilog代码及中文说明文档-DDR SDRAM Controller Using Virtex-5 FPGA Devices<马龙> 在 2024-11-18 上传 | 大小:256kb | 下载:0
[VHDL编程] Verilog_study
说明:常用逻辑器件硬件描述合集,Verilog描述已通过编译,可直接嵌入使用-Hardware descr iption collection of common logic devices<GT> 在 2024-11-18 上传 | 大小:234kb | 下载:0
[VHDL编程] ethernet_test
说明:以太网FPGA通信,verilog代码,实现双向通信-Ethernet FPGA communication<徐辉> 在 2024-11-18 上传 | 大小:2.08mb | 下载:0
[VHDL编程] RGB2Y_lattice
说明:这是基于lattice fpga数据转换的一个模块,将rgb888转成标准的yuv中的亮度y。整个工程在diamond2.0版本下编译运行。-This is based on a modular lattice fpga data conversion, it will turn into a standard rgb888 yuv luminance y. The whole project is compiled to run un<xie> 在 2024-11-18 上传 | 大小:1.4mb | 下载:0
[VHDL编程] 13_smg_interface_demo
说明:计时器,并使用数码管来显示。计数程序产生一个6位的十进制的计数器,个位的计数为 100ms, 个位计到9进位,所以十位的计数为1s, 百位为 10s, 依次类推(A timer, and a digital tube to display.The counting program produces a 6 bit decimal counter, the number of bits is 100ms, the bit is 9, so<峰123456> 在 2024-11-18 上传 | 大小:430kb | 下载:0