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[VHDL编程] FPGA13_SDRAM
说明:基于FPGA Verilog SDRAM 单字通讯-Based on the FPGA Verilog SDRAM words communication<宋贵来> 在 2025-02-01 上传 | 大小:2.46mb | 下载:0
[VHDL编程] edge_catch
说明:信号去抖动处理程序,通常在时钟沿到来时,信号出现不稳定,这个程序可以处理-signal process jitter<ouyangxishu> 在 2025-02-01 上传 | 大小:1kb | 下载:0
[VHDL编程] lab2parte1
说明:We want to show the values set through the switches SW8-1 on the 7-segment display and HEX0 Hex1. Values are denoted SW4 and SW8-5-one, shown in Hex1 and diplays HEX0, respectively. Your circuit must<Lais> 在 2025-02-01 上传 | 大小:1kb | 下载:0