[VHDL编程] STM32F1步进电机S加减速源代码

说明：stm32单片机控制步进电机，控制步进电机加减速算法(Stepping motor controlled by single chip microcomputer)
<何伟东> 在 上传 | 大小：1.53mb | 下载：0

[VHDL编程] 黑金 AX545516开发板 Verilog 教程

说明：xilinx SPARTAN 开发板资料、及详细例程讲解(xilinx demo board designed example)
<augustwp> 在 上传 | 大小：18.97mb | 下载：0

[VHDL编程] 04_uart_test

说明：基于FPGA的串口通信实验，用的是黑金板子CYCLONE IV(FPGA UART test code,simple and easy to study,good)
<年轻的国王> 在 2020-02-25 上传 | 大小：3.37mb | 下载：1

[VHDL编程] 通信协议FPGA

说明：本设计是基于FPGA的高速并行接口通信接口和协议设计，该设计使用的是8 位并行接口，通过配置FPGA的FIFO寄存器保证了在高速并行下的数据稳定性，在 最终的测试中，该协议能够稳定传输的速度为80Mbps。(This design is based on FPGA high-speed parallel interface communication interface and protocol design, the design uses 8 Bit parallel interface
<蔺娇娇> 在 上传 | 大小：18.7mb | 下载：0

[VHDL编程] new

说明：通过spi实现加速度计adxl357读取xyz三轴方向的加速度值(Accelerometers adxl357 read the acceleration value of XYZ three-axis direction through SPI)
<LJHER> 在 上传 | 大小：5kb | 下载：0

[VHDL编程] basketball_24time1

说明：该文档主要是用verilog语言实现篮球24秒计时器，这是我做的数字电子技术课程的一次大作业。 里面为整个文件夹，解压之后可在Quartus13.0上直接运行。(This document mainly uses Verilog language to realize basketball 24 second timer, which is a big assignment of digital electronic technology course I do. It contains the
<1003512666> 在 上传 | 大小：5.38mb | 下载：0

[VHDL编程] Xilinx

说明：2020 XILINX Vivado ISE IP License最全最可靠License获取方式。 LDPC, CPRI, Turbo, Polar, JESD204B/C HDMI1.4/2.0, MIPI CSI-2, MIPI DSI AXI CAN AXI USB2.0 SD Card Host Reed-Solomon Decoder/Encoder 10G Enthernet MAC 25G Enthernet MAC 40G Enthernet MA
<liyan2020> 在 上传 | 大小：1kb | 下载：0

[VHDL编程] ac620_calculator_key_board

说明：基于Verilog编写的计算器，使用矩阵键盘输入数据，使用数码管显示运算过程和结果，基于小梅哥AC620开发板验证通过(The calculator based on Verilog uses matrix keyboard to input data and digital tube to display the operation process and results. The development board based on little mac620 passed the veri
<小梅哥fpga> 在 上传 | 大小：40kb | 下载：0

[VHDL编程] FPGA实现Jpeg压缩，和视频采集程序

说明：FPGA实现Jpeg压缩，和视频采集程序(Zynq - Main - register access Mio)
<kongqiweiliang> 在 上传 | 大小：101kb | 下载：0

[VHDL编程] 基于FPGA的多路同步脉冲发生器设计1

说明：采用FPGA（现场可编程门序列）编写VHDL语言设计多路同步脉冲发生器，对信号进行分频处理，实现四路信号相位相差T/16和T/8的延迟相位输出，实现的四路脉冲与传统的脉冲同步器不同，它具有高集成度，高通用性，容易调整和高可靠性等特点。(Using FPGA (field programmable gate sequence) to write VHDL language to design multi-channel synchronous pulse generator, to divide
<哈哈哈哈daxiao> 在 上传 | 大小：10kb | 下载：0

[VHDL编程] vivado2018+IPs

说明：Xilinx Vivado 2018 License File
<Indus_Floyd> 在 上传 | 大小：4kb | 下载：0

[VHDL编程] DDR2_SDRAM操作时序

说明：DDR2_SDRAM操作时序，介绍的很详细，不错(DDR2? SDRAM operation sequence, very detailed introduction, very good)
<zou3> 在 上传 | 大小：1.85mb | 下载：0