[VHDL编程] i2c_cores

说明：IIC总线协议，VHDL语言编写，可以直接使用-IIC bus protocol, VHDL language can be used directly
<李无志> 在 2024-11-08 上传 | 大小：20kb | 下载：0

[VHDL编程] manchester_verilog

说明：这时manchesite编码，VERILOG语言，VHDL的找本站我发的帖子-manchesite time coding, VERILOG language, VHDL I find a site in a posting
<李无志> 在 2024-11-08 上传 | 大小：9kb | 下载：0

[VHDL编程] alu

说明：硬件设计vhdl_cpu1,1. You may copy and distribute verbatim copies of this core, as long -- as this file, and the other associated files, remain intact and -- unmodified. Modifications are outlined below.-hardware design vhdl_
<江浩> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] idec

说明：2. You may use this core in any way, be it academic, commercial, or -- military. Modified or not.-2. You may use this core in any way, be it academic, commercial, or-- military. Modified or not.
<江浩> 在 2024-11-08 上传 | 大小：2kb | 下载：0

[VHDL编程] regs

说明：3. Distribution of this core must be free of charge. Charging is -- allowed only for value added services. Value added services -- would include copying fees, modifications, customizations, and -- inclusion in other prod
<江浩> 在 2024-11-08 上传 | 大小：2kb | 下载：0

[VHDL编程] dram

说明：4. If a modified source code is distributed, the original unmodified -- source code must also be included (or a link to the Free IP web -- site). In the modified source code there must be clear -- identification of the m
<江浩> 在 2024-11-08 上传 | 大小：1kb | 下载：0

[VHDL编程] 1032yiwei_new

说明：CPLD LATTICE1032测试模式代码-CPLD LATTICE1032 test model code
<冯达> 在 2024-11-08 上传 | 大小：2kb | 下载：0

[VHDL编程] FIR低通滤波器部分模块

说明：一个FIR低通滤波器,最小阻带衰减-30db,带内波动小于1db．用MAXPLUS2设计与仿真。-This is a FIR LPF, with-30dB in stop-band and sigma is less than 1dB. It is designed and simulated on MAXPLUS2.
<吴健宇> 在 2024-11-08 上传 | 大小：5kb | 下载：0

[VHDL编程] 数字电子钟

说明：数字电子钟 此数字电子钟具有的功能包括： 1. 计时，时、分、秒显示； 2. 十二小时与二十四小时之间的转换； 3. 上下午显示； 4. 对时、分、秒的校时功能； 5. 跑表功能。-digital electronic clock this digital electronic clock with functions include : 1. Time, hours, minutes and seconds display; 2. 1
<吴健宇> 在 2024-11-08 上传 | 大小：7kb | 下载：0

[VHDL编程] 数字锁相环

说明：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) i
<于洪彪 > 在 2024-11-08 上传 | 大小：122kb | 下载：0

[VHDL编程] NO_2_ColorLight

说明：这个是vhdl的彩灯实例程序，里面涵盖了48种的彩灯变化，通过了maxplus的验证，并且在机上实验通过-this is the Lantern example VHDL procedures inside covers 48 species of Carnival changes adopted maxplus certification, and the plane through experiments
<何蓥> 在 2024-11-08 上传 | 大小：101kb | 下载：0

[VHDL编程] flash接口控制_verilog

说明：flash接口控制器的VHDL以及verilog源代码和Testbench程序-flash interface controller VHDL and Verilog source code and procedures Testbench
<李楠> 在 2024-11-08 上传 | 大小：850kb | 下载：0