[VHDL编程] 数据结构c描述习题集答案

说明：减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。 二、设计原理 输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updown：计数器进行自加/自减运算控制（1：自加/0：自减）； load_d-a counte
<tutu> 在 2024-12-24 上传 | 大小：109kb | 下载：0

[VHDL编程] 终端CPLD逻辑工程文件

说明：该工程文件实现ARM系统中CPLD的逻辑工作，起到外围资源的逻辑地址译码功能-realization of the project document ARM system CPLD logic, external resources have address decoding logic function
<王希> 在 2024-12-24 上传 | 大小：115kb | 下载：0

[VHDL编程] multiplier

说明：在MAXPLUSII下实现BOOTH算法，可以进行任意位K×K的乘法-BOOTH algorthim implemented in the MAXPLUSII environment, which can carry out arbitrary bits multiplication.
<> 在 2024-12-24 上传 | 大小：144kb | 下载：0

[VHDL编程] Original-8051 Vhdl Model

说明：這是Originl公司出的8051 VHDL source code.-It s a 8051 VHDL source code issued by Original.
<ㄚ福> 在 2024-12-24 上传 | 大小：220kb | 下载：0

[VHDL编程] IT51_src.tar

说明：這是最新版本修正過後的8051,經過debug並有實現在某家公司的silicon上ㄛ-This is the latest version of the amendment after 8051, after debug and achieve a certain company's intention on silicon
<ㄚ福> 在 2024-12-24 上传 | 大小：27kb | 下载：0

[VHDL编程] adder

说明：加法器（使用verilog编写的）,虽然简单，但是这也是学习verilog最基础的东西！希望大家一起学习！-The accumulator (uses the verilog compilation), although it is simple, but this also is studies most foundation of the verilog! Hopes everybody studies together!
<> 在 2024-12-24 上传 | 大小：131kb | 下载：0

[VHDL编程] traffic_1112

说明：一个交通灯的vhdl语言实现 用 ＶＣ的　　１．在指定的文件夹内查找某个文件 　　　　　２．获取系统文件夹的路径， 要求显示windows system temp 当前目录的路径 Ｃ语言　　跳马问题：在５＊５的棋盘上，以编号为１的点出发，按日只跳马，要求不重复地跳所有位置，求出符合规则所有跳马的方案 　　　　１　　６　　１５　　１０　　２１ 　　　　１４　９　　２０　　５　　　１６ 　　　　１９　２　　７　　　２２　　１１ 　　　　８　
<小三> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] 嵌入式系统试验报告-乘法器-VHDL语言

说明：嵌入式系统的乘法器试验报告 包括源代码 用VHDl语言编写-Embedded System multiplier test report including source code language used VHDl
<康抗> 在 2024-12-24 上传 | 大小：9kb | 下载：0

[VHDL编程] 8255new

说明：vhdl实现8255,可重用，ALATEK公司提供验证，用说明文档-achieve VHDL 8255, reusable, ALATEK companies to provide certification, with documentation
<昭君> 在 2024-12-24 上传 | 大小：33kb | 下载：0

[VHDL编程] 16位乘法器

说明：自已写的一个16X16的乘法器，速度比较慢。初学者练习练习！-own writing an audio Multiplier, speed is relatively slow. Beginners practice practice!
<唐勇翔> 在 2024-12-24 上传 | 大小：2kb | 下载：0

[VHDL编程] sopc

说明：altera推出的基于它们fpga和cpld的构建嵌入式系统的新技术sopc的介绍。其集成在quartus II中-ALTERA due to launch them and they simply cpld Construction of the new Embedded System Technology sopc briefing. Its integrated into the Quartus II
<刘吉> 在 2024-12-24 上传 | 大小：8.45mb | 下载：0

[VHDL编程] rtl

说明：用verilog编写的网卡芯片rtl级。前仿后仿都通过了，可以在modelsim上运行察看-verilogrtl After the former imitation through imitation, it can run on the look modelsim
<刘吉> 在 2024-12-24 上传 | 大小：91kb | 下载：0