[VHDL编程] vhdl-2

说明：
<lileiming> 在 2024-12-31 上传 | 大小：58kb | 下载：0

[VHDL编程] gold

说明：SRL16是Virtex器件中的一个移位寄存器查找表。它有4个输入用来选择输出序列的长度。使用XCV50-6器件实现，共占用5个Slice。用来生成gold码。-SRL16 Virtex devices is a shift register lookup table. It has four input used to select the output sequence length. Use XCV50-6 device, occ
<zy> 在 2024-12-31 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL-Clock

说明：用VHDL语言写的时钟程序。采用模块化编程。可在EPM7128芯片上下载。编译环境可用Maxplus或Quartus。-write VHDL clock procedures. Modular programming. The EPM7128 chips download. Build environment or Quartus Maxplus available.
<单单> 在 2024-12-31 上传 | 大小：4kb | 下载：0

[VHDL编程] clock_CPLD

说明：采用MaxPlusII写的一个小时钟程序，也是供初学参考。呵呵。注///版主，开发环境里面没有MaxPlusII.-MaxPlusII used to write a small clock procedures, as well as reference for beginners. Ha ha. Note///moderator, development environment there's no MaxPlusII.
<Backy> 在 2024-12-31 上传 | 大小：793kb | 下载：0

[VHDL编程] dfgg

说明：请先删除编译后的debug/release目录以减少压缩包大小-compiled the debug/release directory to reduce the size of compressed
<lsm> 在 2024-12-31 上传 | 大小：492kb | 下载：0

[VHDL编程] RS232-for-vdhl

说明：RS232通讯VHDL源代码,MAXPLUS 2环境执行通过-RS232 communications VHDL source code, Segments 2 environment through implementation
<lq> 在 2024-12-31 上传 | 大小：158kb | 下载：0

[VHDL编程] generic_fifo

说明：这是从opencores下的fifo代码,包括了异步和同步的,还有写的testbench,希望对大家有用.-This is opencores fifo under the code, including asynchronous and synchronous. There testbench written in the hope that useful for all.
<daiowen> 在 2024-12-31 上传 | 大小：20kb | 下载：0

[VHDL编程] 100vhdlexample

说明：vhdl的一些简单例子,适合初学者学习使用,大家互相指正-instantiate some simple examples, suitable for beginners to learn how to use so that we can correct
<伏杨> 在 2024-12-31 上传 | 大小：228kb | 下载：0

[VHDL编程] BBSdfbdgdr

说明：如果遇到MD5加密文件，而又不知道密码的， 请在数据库中换上这组加密的数据吧 16位：7a57a5a743894a0e 32位：21232f297a57a5a743894a0e4a801fc3 那么密码就是admin-if they MD5 encryption, and do not know the password. please database with a group of encrypted da
<西西公主> 在 2024-12-31 上传 | 大小：3.8mb | 下载：0

[VHDL编程] yyue

说明：音乐小程序，初学者使用参考-small procedures, the use of reference beginners
<comeonck> 在 2024-12-31 上传 | 大小：1kb | 下载：0

[VHDL编程] async--RS232

说明：async--RS232VERILOG HDL原代码-async-- RS232VERILOG HDL source
<chenxiao> 在 2024-12-31 上传 | 大小：3kb | 下载：0

[VHDL编程] Quaalu

说明：ALU算术逻辑单元的简单实现,利用VHDL语言编写,可进行加法,减法,以及位的左右移动,只需一个时钟脉冲-ALU arithmetic logic unit to achieve a simple, using VHDL language, can be additive, subtractive, and the place and move around only one clock pulse
<Jake> 在 2024-12-31 上传 | 大小：101kb | 下载：0