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文件名称:add_1p

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • w**
  • 相关连接：
  • 无
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD-Realize two lines of eight full adder of the VHDL code, applicable to altera series of FPGA/CPLD
相关搜索： 流水线
full
adder
code

(系统自动生成,下载前可以参看下载内容)

下载文件列表

add_1p.vhd

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