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[VHDL编程] VerilogHDL_clock
说明:基于Verilog HDL设计的多功能数字钟,有兴趣的-Verilog HDL-based design of multi-function digital clock, interested<沈三思> 在 2025-01-12 上传 | 大小:38kb | 下载:0
[VHDL编程] ethernet_tri_mode_rtl.tar
说明:以太网控制器verilog,含有mac,mii接口-Ethernet controller verilog, containing mac, mii interface<> 在 2025-01-12 上传 | 大小:37kb | 下载:0
[VHDL编程] DebussyandModelsim
说明:Debussy和Modelsim的混合使用 -Debussy and the mixed use ModelSim<liujie> 在 2025-01-12 上传 | 大小:218kb | 下载:0
[VHDL编程] fftinterface
说明:电赛一等奖作品:音频信号分析仪的FPGA源码,VHDL编写,Quartus7.1综合,ModelSim6.2g se仿真,应用了opencores.org上的开源FFT IP核,加入了8051总线接口和ram-Xinhua Cup first prize works: audio signal analyzer FPGA source, VHDL prepared, Quartus7.1 integrated, ModelSim6.2g<李星> 在 2025-01-12 上传 | 大小:4.71mb | 下载:0